特許

J-GLOBAL ID：200903070391822097

構成自在な行冗長性を有する不揮発性メモリデバイス

発明者： アレッサンドロ・マンストレッタ ,  リノ・ミケローニ ,  アンドレア・ピエリン ,  エミリオ・イェロ
出願人/特許権者： エスティマイクロエレクトロニクス・ソチエタ・ア・レスポンサビリタ・リミタータ
代理人 (1件)： 曾我 道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-374346
公開番号（公開出願番号）：特開2001-229691
出願日： 2000年12月08日
公開日（公表日）： 2001年08月24日
要約：

【要約】【課題】 アーキテクチャの修正能力をチップ毎に再構成できる構成自在な行冗長性を有する不揮発性メモリデバイスを得る。【解決手段】 行デコーディング回路12および列デコーディング回路13と、メモリセルに記憶されたデータを読み出し変更する回路と、故障した行アドレスを記憶できるメモリマトリックス14および制御回路とを含む。選択した行アドレスADrを認識し、有効認識時に故障した行の選択解除および対応する冗長セル行の選択を行うために、メモリマトリックス14に含まれる故障した行アドレスと選択した行アドレスとを比較する回路と、不揮発性メモリセルのマトリックスおよび制御回路も含むコンフィギュレーションレジスタとをさらに含む。

請求項（抜粋）：

メモリセルの少なくとも1つのマトリックス(11’)および冗長メモリセルの少なくとも1つのマトリックス(11”)を含み、いずれのマトリックスも行と列の形状に構成されている不揮発性メモリ(11)と、行デコーディング回路(12)および列デコーディング回路(13)と、メモリセルに記憶されたデータを読み出し、変更するための読み出しおよび変更回路と、故障した行のアドレスを記憶できる行と列の形状にも構成された少なくとも1つの関連するメモリマトリックス(14)およびそのための関連する制御回路とを含む、構成自在な行冗長性を有する不揮発性メモリデバイス(20)であって、選択した行アドレス(ADr)を認識し、有効認識時に故障した行の選択解除および対応する冗長セル行の選択を回路が発生できる、関連するメモリマトリックス(14)に含まれる故障した行のアドレス(ADrr)と選択した行アドレス(ADr)とを比較するための少なくとも1つの回路と、不揮発性メモリセルのマトリックスおよび関連する制御回路も含む、少なくとも1つのコンフィギュレーションレジスタ(17)とを含むことを特徴とする構成自在な行冗長性を有する不揮発性メモリデバイス(20)。

IPC (3件)：

G11C 29/00 603 ,  G06F 12/16 310 ,  G11C 16/06

FI (4件)：

G11C 29/00 603 J ,  G06F 12/16 310 P ,  G11C 17/00 639 A ,  G11C 17/00 639 B

引用特許：

審査官引用 (3件)

• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-089278   出願人：日本電気株式会社
• 特開昭62-040700
  
• 特開昭62-040700