特許
J-GLOBAL ID：200903070558347922
半導体基板、並びに半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-070886
公開番号（公開出願番号）：特開平11-274500
出願日： 1998年03月19日
公開日（公表日）： 1999年10月08日
要約：
【要約】【課題】SOI基板上に形成された電界効果トランジスタのS-factorを低減する。【解決手段】シリコン支持基板11上に、フッ素型添加され誘電率が低いシリコン酸化膜12が形成されている。SiOF膜12上に、電界効果トランジスタのチャネル領域51及びソース・ドレイン領域52及び素子分離絶縁領域53が形成されている。チャネル領域上に酸化シリコン膜からなるゲート酸化膜54を介してゲート電極55が形成されている。そして、全面に、TEOS膜56が形成されている。TEOS膜56には、ソース・ドレイン領域52及びゲート電極55に接続するコンタクトホールが設けられ、コンタクトホールに配線57a,b,cが埋め込み形成されている。
請求項（抜粋）：
支持基板上に埋め込み絶縁膜と半導体層とが順次積層された半導体基板であって、前記半導体層に接する前記埋め込み絶縁膜の表面層には、酸化シリコンより誘電率が低い低誘電率領域が形成されていることを特徴とする半導体基板。
IPC (2件)：
H01L 29/786
, H01L 21/762
H01L 29/78 626 C
, H01L 21/76 D
