特許
J-GLOBAL ID：200903004095508341

半導体装置及びその製造方法

発明者：
執行 直之

執行 直之 について

, 
遠田 利之

遠田 利之 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-240337
公開番号（公開出願番号）：特開平8-153880
出願日： 1995年09月19日
公開日（公表日）： 1996年06月11日
要約：
【要約】【課題】 SOI型MOSFETにおける短チャネル効果等の微細化形状に伴う不具合を低減する。【解決手段】 p型半導体基板101上に絶縁膜であるシリコン酸化膜102が形成されている。このシリコン酸化膜102上には、p型の基板110に、所定の距離をおいてn+ 層のソース103と同じくn+ 層のドレイン104が設けられている。このソース103とドレイン104との間のチャネル部105上には、絶縁膜であるシリコン酸化膜106が形成され、更にこのシリコン酸化膜上にゲート電極107が形成される。p型の基板(SOI層)110に形成されるソース103及びドレイン104の下のp型半導体基板101に高濃度p型領域108,109をそれぞれ形成する。
請求項（抜粋）：
半導体基板上の絶縁膜上に形成された半導体層に所定距離だけ離間して設けられた一対の高濃度不純物ソース・ドレイン領域と、このソース・ドレイン領域に挟まれたチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有するSOIMIS型半導体装置において、前記ゲート電極にしきい電圧を印加し、前記ソース・ドレイン領域間に動作電圧を印加した場合、前記半導体基板上の絶縁膜中の等電位線が前記チャネル領域の下の絶縁膜中で凹型であることを特徴とする半導体装置。
IPC (2件)：
H01L 29/786 ,  H01L 21/336
FI (3件)：
H01L 29/78 626 C ,  H01L 29/78 616 M ,  H01L 29/78 622
引用特許：
審査官引用 (3件)
  • 特開平3-147372
  • 半導体装置およびその製造方法
    公報種別：公開公報   出願番号：特願平3-281715   出願人：富士通株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平6-162316   出願人：日本電気株式会社

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