特許

J-GLOBAL ID：200903070758420462

昇圧回路

発明者： 高田 弘之
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 前田 実
公報種別：公開公報
出願番号（国際出願番号）：特願平8-150691
公開番号（公開出願番号）：特開平9-331671
出願日： 1996年06月12日
公開日（公表日）： 1997年12月22日
要約：

【要約】【課題】 昇圧効率の向上と回路規模およびレイアウト占有面積の縮小を図る。【解決手段】 ダイオード接続され、バックゲート基板をドレイン電極に接続した昇圧トランジスタPk(k=1、2...n)と、Pkのドレイン電極に一端を接続した昇圧コンデンサCkにより構成される昇圧ブロックUkをn段直列接続し、奇数段のCkの他端をクロックφの入力端子11に接続し、偶数段のCkの他端をφの反転クロックrφの入力端子12に接続し、クロックの半周期ごとに電圧入力端子13からの電荷を次段に転送して出力コンデンサCLを昇圧出力電圧Voに充電する。このとき、Ukはクロック振幅からPkのしきい値電圧を差し引いた電圧分入力電圧を昇圧して次段に出力するが、P1〜Pnのバックゲート基板はそれぞれ分離バイアスされているので、バックゲート効果を抑制でき、しきい値電圧の上昇による昇圧値の低下をなくすことができる。

請求項（抜粋）：

ダイオード接続されたFETのアノードとなる電極を入力端子とし、前記FETのカソードとなる電極とコンデンサの一方の端子とを接続して出力端子とし、前記FETのバックゲート基板を前記カソードとなる電極またはアノードとなる電極に接続した昇圧ブロックを複数段直列に接続し、初段の前記昇圧ブロックの入力端子を入力電源に接続し、互いに反転位相関係にあるクロックがそれぞれ入力される2つのクロック入力端子のうち、一方のクロック入力端子に奇数段目の前記昇圧ブロックの前記コンデンサの他方の端子を共通接続し、他方のクロック入力端子に偶数段目の前記昇圧ブロックの前記コンデンサの他方の端子を共通接続したことを特徴とする昇圧回路。

IPC (6件)：

H02M 3/07 ,  G11C 17/12 ,  G11C 16/06 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 5/02

FI (5件)：

H02M 3/07 ,  H03K 5/02 C ,  G11C 17/00 304 A ,  G11C 17/00 309 D ,  H01L 27/04 G

引用特許：

審査官引用 (2件)

• 半導体昇圧回路
  公報種別：公開公報   出願番号：特願平6-104673   出願人：新日本製鐵株式会社
• 半導体昇圧回路
  公報種別：公開公報   出願番号：特願平6-141113   出願人：新日本製鐵株式会社