特許
J-GLOBAL ID：200903070855912612

論理回路およびこれを用いた無線装置

発明者：
小浜 一正

小浜 一正 について

, 
井本 努

井本 努 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平11-344125
公開番号（公開出願番号）：特開2001-160750
出願日： 1999年12月03日
公開日（公表日）： 2001年06月12日
要約：
【要約】【課題】 DCFL型論理回路において、前段ゲートの出力電圧を次段ゲートに直接印加すると、プルアップ抵抗で電圧降下を引き起こし、次段ゲートの出力電圧が電源電圧よりも下がってしまう。【解決手段】 縦続接続された例えば2段のインバータ11,12からなるDCFL型の論理ゲート回路において、前段のインバータ11の出力端子Aと次段のインバータ12の入力端子Bとの間に電位制御回路13を設け、前段のインバータ11の出力電圧VOUTがローレベルに下がったときに、次段のインバータ12のプルダウントランジスタJ12のゲート電位をGNDレベルに引き下げるようにする。
請求項（抜粋）：
一端が第1の電源に接続されたプルアップ抵抗と、前記プルアップ抵抗の他端と第2の電源との間に接続されたプルダウントランジスタと、前記プルアップ抵抗と前記プルダウントランジスタとの接続点と次段回路の入力段を構成するプルダウントランジスタのゲート電極との間に接続され、その入出力端子間の電位差が所定電圧以下になったときにその出力端子電位を前記第2の電源の電位に引き下げる電位制御手段とを備えることを特徴とする論理回路。
IPC (2件)：
H03K 19/0952 ,  H04L 25/02
FI (2件)：
H04L 25/02 S ,  H03K 19/094 U
Fターム (10件)：
5J056AA03 ,  5J056BB10 ,  5J056BB21 ,  5J056CC00 ,  5J056DD12 ,  5J056DD55 ,  5J056FF08 ,  5K029AA02 ,  5K029DD04 ,  5K029GG07
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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