特許
J-GLOBAL ID：200903070859389752

浮動小数点演算装置

発明者：
吉岡 晋一

吉岡 晋一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2000-064616
公開番号（公開出願番号）：特開2000-322238
出願日： 2000年03月09日
公開日（公表日）： 2000年11月24日
要約：
【要約】【課題】 桁落ち予測を被演算数の桁合わせのための指数部の大小比較を持つことなく行うことにより、演算処理をより高速化すること。【解決手段】 高速に演算処理を実行可能な不動小数点演算装置において、桁落ち予測回路(60)は、セレクタ(2、3)を通る前の被演算数を直接取り込み、前記被演算数の減算器(5)による減算結果の桁落ちを予測する。従って、桁落ちを予測する際に、比較回路(1)による被演算数の指数部の大小比較によりセレクタ(2、3)を選択動作させて被演算数の桁合わせを待つことなく、前記桁落ちを予測し、これに付随した桁落ち予測誤差の有無が予測誤差検出回路(100)により検出される。従って、減算器(5)からセレクタ(12)を通って減算結果が出てくる時、又はそれ以前に前記桁落ちを予測する。このため、左シフタ(8)は、遅滞なく、減算結果を正規化処理でき、誤差補正シフタ(9)も予測誤差検出回路(100)からの補正信号により、前記桁落ち予測の誤差を遅滞なく補正できる。
請求項（抜粋）：
2個の浮動小数点形成をもつ被演算数の指数部の比較によって前記2個の被演算数の仮数部のいずれか一方を1ビットシフトするか、両方ともシフトせずそのまま出力するかを選択することにより前記2個の被演算数の仮数部の桁合わせを行う第1のセレクト回路と、前記桁合わせされた2個の被演算数の仮数部の減算を行う減算回路と、この減算回路の減算結果、又はその反転結果のいずれかを選択する第2のセレクト回路と、この第2のセレクト回路を通ってきた減算結果を正規化する左シフタ回路と、前記正規化された減算結果の桁落ち予測誤差を補正する誤差補正回路とを有し、且つ前記2個の被演算数の指数部の差が1、0、-1の時にのみ、減算回路で演算を行う浮動小数点演算装置において、前記第1のセレクト回路を通って桁合わせされる前の2個の被演算数の仮数部から前記減算結果の桁落ちビット予測信号を発生して桁落ちビットの位置を求める桁落ち予測回路と、この桁落ち予測回路の桁落ちビット予測信号の桁落ち予測誤差を検出してそれを補正する補正信号を得る予測誤差検出回路とを具備し、前記左シフタ回路は、前記予測誤差検出回路により求められた桁落ちビットの位置により前記減算結果を左にシフトして正規化し、前記誤差補正回路は、前記予測誤差検出回路により得られた補正信号により前記正規化された減算結果の前記桁落ち予測誤差を補正することを特徴とする浮動小数点演算装置。
IPC (3件)：
G06F 7/50 ,  G06F 5/01 ,  G06F 7/00
FI (2件)：
G06F 7/50 L ,  G06F 7/00 101 N
引用特許：
出願人引用 (4件)
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