特許
J-GLOBAL ID：200903090519018190
論理回路及び浮動小数点演算装置
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-006026
公開番号（公開出願番号）：特開平10-289096
出願日： 1998年01月14日
公開日（公表日）： 1998年10月27日
要約：
【要約】【課題】 正規化処理において生ずる桁落ち予測誤差の有無の検出タイミングを改善した浮動小数点演算装置を提供する。【解決手段】 加算器に入力されて演算が行われる2つの被加減算数を各ビット毎に比較して、加算により桁落ちを起こすか否かをビット毎に予測判定する桁落ちビット予測回路と、桁落ちの有りと予測判定されたビットのうち最上位ビットの位置を符号化した形式で出力するプライオリティエンコーダと、この出力に基づき、加算器の演算出力に対して浮動小数点演算に伴う正規化処理を行う正規化手段と、その処理結果に対して誤差補正を行う誤差補正手段とを備えた浮動小数点演算装置において、プライオリティエンコーダの出力と加算器の各ビットの最終的な桁上げ信号とに基づいて、桁落ちビット予測回路の予測誤差を検出する回路を設け、誤差補正手段は、この回路の検出結果に応じて前記誤差補正を行う。
請求項（抜粋）：
加算器に入力されて演算が行われる2つの被加減算数を各ビット毎に比較して、加算により桁落ちを起こすか否かをビット毎に予測判定する桁落ちビット予測回路と、前記桁落ちビット予測回路によって桁落ちの有りと予測判定されたビットのうち最上位ビットの位置を符号化した形式で出力するプライオリティエンコーダと、該プライオリティエンコーダの出力に基づいて前記桁落ちビット予測回路の予測誤差を検出する桁落ち予測誤差検出回路とを有する論理回路であって、前記桁落ち予測誤差検出回路は、前記プライオリティエンコーダの出力を選択信号として、前記加算器の各ビットの最終的な桁上げ信号を前記予測誤差の有無を示す信号として選択する選択回路で構成したことを特徴とする論理回路。
IPC (4件)：
G06F 7/38
, G06F 5/01
, G06F 7/00
, G06F 7/50
G06F 7/38 Y
, G06F 7/50 L
, G06F 7/00 101 N
