修復可能半導体メモリ・デバイスでの冗長ワ-ド線置換のための方法および装置

発明者： , , ,
出願人/特許権者： ,
代理人 (1件)：坂口博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-077466
公開番号（公開出願番号）：特開平11-317093
出願日： 1999年03月23日
公開日（公表日）： 1999年11月16日
要約：

【要約】【課題】半導体メモリ・デバイスを修復するための方法および装置を提供すること。【解決手段】ノーマル真ワード線およびノーマル補ワード線の対Ui、Ujを同時に置換するために、冗長真ワード線および冗長補ワード線の対RUk、RU2からなる行冗長置換配置を提供する。ワード線セレクタ回路506として実施され、冗長性制御論理508およびアドレス入力510によって制御されるアドレス並べ換え方式を用いて、修復を行う時に、冗長真(補)ワード線でノーマル真(補)ワード線を置換できるようにする。この冗長置換配置では、メモリ・デバイスがノーマル・モードと冗長モードのどちらで動作しているかに無関係に、ビット・マップの一貫性が常に維持されることが保証される。

請求項（抜粋）：

ノーマル・メモリ・セルと前記ノーマル・メモリ・セルのうちの欠陥メモリ・セルを置換するための冗長メモリ・セルとを含む、行と列に配置されたメモリ・セルと、各対が、前記列のうちの対応する列の真データを記憶するためのメモリ・セルに接続された第1ビット線および前記対応する列の補データを記憶するためのメモリ・セルに接続された第2ビット線からなる、前記メモリ・セルに接続された複数のビット線対と、前記行のうちの対応する行のノーマル・メモリ・セルにそれぞれ接続された複数のノーマル・ワード線と、前記行のうちの対応する行の冗長メモリ・セルにそれぞれ接続された複数の冗長ワード線とを含み、前記ノーマル・ワード線が、前記ビット線対の前記第1ビット線に接続される真データを記憶するための第1ノーマル・メモリ・セルを選択するための第1ノーマル・ワード線と、前記ビット線対の前記第2ビット線に接続される補データを記憶するための第2ノーマル・メモリ・セルを選択するための第2ノーマル・ワード線とを含み、前記冗長ワード線が、前記ビット線対の前記第1ビット線に接続される真データを記憶するための第1冗長メモリ・セルを選択するための第1冗長ワード線と、前記ビット線対の前記第2ビット線に接続される補データを記憶するための第2冗長メモリ・セルを選択するための第2冗長ワード線とを含む、ワード線とを含み、前記第1ノーマル・ワード線が、同一の数の前記第1冗長ワード線によって置換され、前記第1ノーマル・ワード線の順序付けが、前記第1冗長ワード線の順序付けと独立であり、前記第2ノーマル・ワード線が、同一の数の前記第2冗長ワード線によって置換され、前記第2ノーマル・ワード線の順序付けが、前記第2冗長ワード線の順序付けと独立である半導体メモリ・デバイス。

引用特許：

審査官引用 (2件)

半導体記憶装置及びその試験方法
公報種別：公開公報出願番号：特願平7-240339 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション, 株式会社東芝
特開平4-040699

前のページに戻る