特許

J-GLOBAL ID：200903080997635700

半導体記憶装置及びその試験方法

発明者： トシアキ・キリハタ ,  加藤 大輔
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション ,  株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-240339
公開番号（公開出願番号）：特開平8-195099
出願日： 1995年09月19日
公開日（公表日）： 1996年07月30日
要約：

【要約】【課題】テスト時間と冗長効率の改善、及び所要設計スペースの縮小が達成できる半導体記憶装置及びそのテスト方法を提供することを目的としている。【解決手段】半導体装置における冗長ワード線置き換えの方法及び装置であって、冗長ワード線に結合されるメモリセルのビットパターンが、冗長ワード線で置き換えられる欠陥ワード線のメモリセルのビットパターンと相補的であるとき、データ線上のデータを反転させるデータ反転回路を設けている。読み出し及び書き込み動作の間、データ反転制御信号がデータ反転回路に入力され、ビット情報の状態を制御することを特徴としている。冗長ワード線に結合されるメモリセルのビットパターンが欠陥ワード線のメモリセルのビットパターンと相補的である時に、データ線上のデータを反転させるので、元の物理的データ情報を保持することができ、テスト時間の短縮が図れ、設計スペースも最小となる。

請求項（抜粋）：

第1及び第2のビット線からなるビット線対と、前記第1のビット線に接続されたDRAMセルを選択する第1のワード線及び前記第2のビット線に接続されたDRAMセルを選択する第2のワード線と、前記第1のビット線に接続された冗長用DRAMセルを選択する第1の冗長ワード線及び前記第2のビット線に接続された冗長用DRAMセルを選択する第2の冗長ワード線と、第1及び第2のデータ線からなり、前記DRAMセルから前記第1または第2のビット線に読み出されたデータ、あるいは前記第1または第2のビット線を介して前記DRAMセルに書き込むべきデータを転送するデータ線対と、前記データ線対上のデータを選択的に反転するデータ反転手段と、前記データ反転手段を制御し、前記第1のワード線を前記第2の冗長ワード線に置き換えたとき、あるいは前記第2のワード線を前記第1の冗長ワード線に置き換えたときに、前記データ線対上のデータを反転させる冗長制御手段とを具備することを特徴とする半導体記憶装置。

IPC (3件)：

G11C 29/00 301 ,  G01R 31/28 ,  G11C 11/401

FI (2件)：

G01R 31/28 B ,  G11C 11/34 371 D

引用特許：

審査官引用 (4件)

• 特開平4-368700
  
• 特開平4-368700
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-147711   出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平4-152425   出願人：山口日本電気株式会社