特許
J-GLOBAL ID：200903070934322707
階層的ビットラインメモリアーキテクチュア
発明者：
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-063674
公開番号（公開出願番号）：特開平7-141881
出願日： 1994年03月31日
公開日（公表日）： 1995年06月02日
要約：
【要約】【目的】 必要とされるレイアウト面積を最小としながらメモリセルが経験するビットライン容量を減少させた階層的ビットラインメモリアーキテクチュアを提供することを目的とする。【構成】 高集積度メモリにおいて、階層的ビットライン構成を使用し、インターフェース回路を介して多数のローカルビットラインをマスタービットラインへ接続させる。ローカル選択信号が適宜の電圧レベルにセットされると、1本のローカルビットラインをマスタービットラインへ接続させる。メモリセルによって駆動せねばならないローカルビットライン容量が減少されると共に、この階層的構成はレイアウト面積を節約することを可能とする。インターフェース回路は、電圧及び信号利得を与え及び/又はローカルビットラインとマスタービットラインとの間の分離を与えるように修正することが可能であり、その場合にメモリセルによって駆動せねばならない容量を減少させると共にマスタービットライン上に差信号を発生するのに必要な時間を減少させる。
請求項（抜粋）：
区画型メモリアレイにおいて、複数個のマスタービットライン、複数個のメモリセルへ接続した複数個のローカルビットライン、各マスタービットラインを少なくとも2本のローカルビットラインへ接続する複数個のインターフェース回路、各々がそれと対応するマスタービットラインへ結合すべき対応するローカルビットラインを選択することが可能な複数個のローカル選択信号、を有することを特徴とするメモリアレイ。
IPC (3件)：
G11C 11/41
, G11C 11/401
, G11C 16/06
G11C 11/34 301 E
, G11C 11/34 362 B
, G11C 17/00 309 Z
