特許

J-GLOBAL ID：200903070990965602

入力初段回路

発明者： 浜口 邦彦
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-016786
公開番号（公開出願番号）：特開平10-215165
出願日： 1997年01月30日
公開日（公表日）： 1998年08月11日
要約：

【要約】【課題】入力信号とは独立した活性信号を用いることなく、簡単な回路構成により、しかも入力信号が待機レベルにあるとき(待機時)の消費電流を低減する入力初段回路を実現することにある。【解決手段】スイッチ用MOSP3,N3を接続した差動増幅器2と、入力信号VINが待機レベルにあるか否かを検知し、MOSP3,N3を制御するための電源断信号S5,S6を出力するレベル検知回路3とを設ける。この検知回路3は、VINのレベルをMOSのしきい値を利用して、CMOSスタンバイ状態にあるか否かを判断し、S5,S6を発生する。VINがこのスタンバイ状態にあるときは、差動増幅器2の電源供給を中断する。

請求項（抜粋）：

入力信号を基準電圧と比較し、その差電圧を増幅する差動増幅器と、前記差動増幅器に接続し、前記入力信号の待機電圧レベルを検出して電源断信号を発生するレベル検知回路とを有し、前記レベル検知回路より前記電源断信号を発生している間、前記差動増幅器への電源供給を中断することを特徴とする入力初段回路。

IPC (3件)：

H03K 19/0175 ,  G06F 1/32 ,  H03K 17/00

FI (3件)：

H03K 19/00 101 K ,  H03K 17/00 Q ,  G06F 1/00 332 B

引用特許：

審査官引用 (1件)

• 差動入力型受信回路
  公報種別：公開公報   出願番号：特願平5-043966   出願人：富士通株式会社, 株式会社九州富士通エレクトロニクス