特許
J-GLOBAL ID：200903070996181387
電子装置の製造方法
発明者：
,
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出願人/特許権者：
代理人 (3件)：
伊藤 洋二
, 三浦 高広
, 水野 史博
公報種別：公開公報
出願番号（国際出願番号）：特願2008-257111
公開番号（公開出願番号）：特開2009-016869
出願日： 2008年10月02日
公開日（公表日）： 2009年01月22日
要約：
【課題】基板の上にシード層を介して電気めっきにより形成された再配線を有する電子装置としてのCSP(チップサイズパッケージ)において、シード層のアンダーカットを適切に防止する。【解決手段】基板と、基板の上に電気めっきにより形成された再配線30と、基板上の層間膜20と再配線30との間に形成され、層間膜20側から第1のシード層41、第2のシード層42の2層からなる導電性のシード層40とを備え、第1のシード層41は基板側の層間膜20と第2のシード層42との密着性を確保するものであり、第2のシード層42は導電性を確保するものである。ここにおいて、第1のシード層41は島状構造をなしている。【選択図】図2
請求項（抜粋）：
基板(10)と、前記基板(10)の上に電気めっきにより形成された配線層(30)と、前記配線層(30)の下地層として前記基板(10)と前記配線層(30)との間に形成され、前記基板(10)側から第1のシード層(41)、第2のシード層(42)の少なくとも2層からなる導電性のシード層(40)とを備え、前記第1のシード層(41)は下地となる前記基板側の部位(20)と前記第2のシード層(42)との密着性を確保するものであり、前記第2のシード層(42)は導電性を確保するものである電子装置を製造する方法において、
前記基板側の部位(20)の上に前記第1のシード層(41)、前記第2のシード層(42)の少なくとも2層からなる前記導電性のシード層(40)を形成する工程と、
この後、前記導電性のシード層(40)の上にレジスト(70)をパターニング形成し、前記レジスト(70)の開口部から露出する前記導電性のシード層(40)の表面に、電気めっき法により前記配線層(30)を形成する工程と、
この後、前記レジスト(70)を除去し、前記レジスト(70)が除去された部分における前記導電性のシード層(40)を、前記第2のシード層(42)、前記第1のシード層(41)という順にウェットエッチングを行い除去する工程とを有し、
前記導電性のシード層(40)を形成する工程では、前記第1のシード層(41)を、島状構造であって、その島の存在しない部分において前記基板側の部位(20)が露出する不連続な島状に形成し、前記第2のシード層(42)の形成によって前記島の存在しない部分が前記第2のシード層(42)によって埋められた形にすることを特徴とする電子装置の製造方法。
IPC (2件)：
FI (2件)：
H01L21/88 B
, H01L23/12 501P
5F033HH07
, 5F033HH11
, 5F033HH13
, 5F033HH17
, 5F033HH18
, 5F033HH23
, 5F033JJ07
, 5F033JJ11
, 5F033JJ13
, 5F033JJ17
, 5F033JJ18
, 5F033JJ23
, 5F033KK08
, 5F033MM05
, 5F033MM08
, 5F033PP06
, 5F033PP15
, 5F033PP27
, 5F033QQ08
, 5F033QQ19
, 5F033QQ27
, 5F033QQ30
, 5F033QQ33
, 5F033RR06
, 5F033RR22
, 5F033SS22
, 5F033VV07
