特許
J-GLOBAL ID：200903071034404917
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-237286
公開番号（公開出願番号）：特開平9-082975
出願日： 1995年09月14日
公開日（公表日）： 1997年03月28日
要約：
【要約】 (修正有)【課題】基板浮遊効果が問題となるような、絶縁ゲート型半導体デバイスにおいて、リーク電流の発生を伴うことなく、チャンネル領域に蓄積した正孔を有効に吸い出せる半導体装置を高スループットで製造する。【解決手段】SOI・MOSデバイス等のソース領域又はドレイン領域の少なくとも一部又は全部にSix Ge1-x ,Six Sn1-x ,等のチャンネル部を構成している第1の半導体よりも禁制帯幅の小さい第2の半導体の領域を形成し、この領域の上部に金属シリサイド膜、又は酸化膜を形成し、これらの膜の形成時、あるいは形成後の熱処理により、第2の半導体の領域とこれらの膜との界面の禁制帯幅をさらに小さくする。すなわち局所的にGe又はSnの組成を高くすることにより全体として結晶欠陥が発生するほどにはSix Ge1-x 層のGeの組成、Six Sn1-x 層のSnの組成を高めずに、基板浮遊効果を有効に抑制できる。
請求項（抜粋）：
絶縁領域の上に形成された単結晶Siを素子分離領域で分離し、該素子分離領域に囲まれた素子形成用Si領域を形成する工程と、該素子形成用Si領域の表面に絶縁膜を形成する工程と、該絶縁膜の上にゲート電極を形成する工程と、このゲート電極をマスクとしてその両側の素子形成用Si領域中に不純物を導入し第1および第2の主電極領域を形成する工程と、該第1および第2の主電極領域中あるいはこれらに隣接する部分に、Siよりも禁制帯幅の狭い領域(以下、狭バンドギャップ領域という)を形成する工程と、該狭バンドギャップ領域の上部に高融点金属を堆積する工程と、熱処理により該狭バンドギャップ領域と高融点金属を反応させ高融点金属珪化物層を形成し、該高融点金属珪化物層と該狭バンドギャップ領域の界面にさらに禁制帯幅の狭い領域を形成する工程とを少なくとも含むことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 29/786
, H01L 21/336
H01L 29/78 616 K
, H01L 29/78 616 V
