特許

J-GLOBAL ID：200903071128379363

シリアルメモリインターコネクトを介して複数のメモリモジュールに接続されたホストを含むシステム

発明者： アール. スティーブン ポルジン ,  フレデリック ディー. ウィーバー ,  ジェラルド アール. タルボット ,  ラリー ディー. ヒューイット ,  リチャード ダブリュ. リーブズ ,  シュウェタル エイ. ペイテル ,  ロス ブイ. ラ フェトラ ,  デイル イー. ガリック ,  マーク ディー. フンメル ,  ポール シー. ミランダ
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
代理人 (3件)： 鈴木 正剛 ,  佐野 良太 ,  村松 義人
公報種別：公表公報
出願番号（国際出願番号）：特願2006-532883
公開番号（公開出願番号）：特表2006-528394
出願日： 2004年05月10日
公開日（公表日）： 2006年12月14日
要約：

メモリモジュール(150A〜B)のシリアル接続されたチェーンに結合されたホスト(100)を含むシステム(50)。1つの実施形態において、メモリモジュールの各々は、メモリモジュール上の複数のメモリチップ(261)へのアクセスを制御するためのメモリ制御ハブ(160)を含む。メモリモジュールは、複数のメモリリンク(110)を介してホストへチェーン状にシリアル結合される。各メモリリンクは、ホストの方向へトランザクションを伝達するためのアップリンク(211)と、ホストで生じたトランザクションをチェーンの次のメモリモジュールに伝達するためのダウンリンク(212)とを含んでもよい。アップリンクおよびダウンリンクは、制御およびコンフィギュレーションパケットと、メモリアクセスパケットとを含むパケットを用いて、トランザクションを伝達してもよい。メモリ制御ハブは、トランザクションの復号とは関係なく、第2のメモリリンクの第2のダウンリンク上で、第1のメモリリンクの第1のダウンリンク上で受信したトランザクションを伝達してもよい。

請求項（抜粋）：

ホスト(100)と、 前記ホストにチェーン状にシリアル結合された複数のメモリモジュール(150A、150B)とを含む、システム(50)。

IPC (3件)：

G06F 13/16 ,  G06F 12/00 ,  G06F 12/06

FI (3件)：

G06F13/16 510A ,  G06F12/00 550K ,  G06F12/06 515F

Fターム (2件)：

5B060MB00 ,  5B060MM11

引用特許：

出願人引用 (2件)

• 特許第6502161号
  
• 半導体集積回路装置およびデータ・信号伝送システム
  公報種別：公開公報   出願番号：特願2000-282564   出願人：株式会社東芝

審査官引用 (3件)

• 特許第6502161号
  
• 特許第6502161号
  
• 半導体集積回路装置およびデータ・信号伝送システム
  公報種別：公開公報   出願番号：特願2000-282564   出願人：株式会社東芝

引用文献：

出願人引用 (1件)

• IEEE Standard for High-Bandwidth Memory Interface Based on Scalable Coherent Interface (SCI) Signali

審査官引用 (1件)

• IEEE Standard for High-Bandwidth Memory Interface Based on Scalable Coherent Interface (SCI) Signali