同期型半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-200655
公開番号（公開出願番号）：特開2000-030448
出願日： 1998年07月15日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】チップ面積の増大を抑制しつつ、高速動作が可能な同期型半導体記憶装置を提供する。【解決手段】同期型半導体記憶装置1000中の制御信号生成回路32は、外部制御信号を所定時間ずつ遅延して、ワード線の活性化のタイミングやセンスアンプの活性化のタイミングを制御するタイミング信号RXTpulse、SONpulse/SOPpulseを出力する。バンク毎に設けられているバンク制御信号生成回路200.0および200.1は、制御信号生成回路32からのタイミング信号の活性化を保持し、対応するバンクのワード線の活性化のタイミングやセンスアンプの活性化のタイミングを制御する信号を出力する。

請求項（抜粋）：

外部クロック信号に同期して動作する同期型半導体記憶装置であって、行列状に配列される複数のメモリセルを有するメモリセルアレイを備え、前記メモリセルアレイは、複数のメモリセルブロックに分割され、前記複数のメモリブロックに対応してそれぞれ設けられ、アドレス信号に応じて互いに独立に対応する前記メモリブロック中のメモリセルを選択する複数のメモリセル選択手段と、前記複数のメモリブロックに対応してそれぞれ設けられ、前記選択されたメモリセルの記憶データを読み出す複数の読出手段と、外部制御信号に応じて前記同期型半導体記憶装置の動作を制御する制御手段とを備え、前記制御手段は、前記複数のメモリブロックに共通に設けられ、前記外部制御信号を遅延して、選択されたメモリセルブロックの動作タイミングを制御するためのタイミング制御信号を生成するタイミング制御手段と、前記複数のメモリブロックに対応してそれぞれ設けられ、前記タイミング制御信号に応じて、対応するメモリブロックの動作を制御する複数のブロック制御手段とを含む、同期型半導体記憶装置。

IPC (2件)：

G11C 11/407 , G11C 11/401

FI (3件)：

G11C 11/34 362 S , G11C 11/34 354 C , G11C 11/34 362 H

Fターム (4件)：

5B024AA15 , 5B024BA21 , 5B024CA07 , 5B024CA16

引用特許：

審査官引用 (1件)

半導体記憶装置
公報種別：公開公報出願番号：特願平9-328827 出願人：日本電気株式会社

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