特許

J-GLOBAL ID：200903072079012358

ヒューズ回路及び表示駆動回路

発明者： 阿部 雅彰
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 井上 一 ,  布施 行夫 ,  大渕 美千栄
公報種別：公開公報
出願番号（国際出願番号）：特願2002-264542
公開番号（公開出願番号）：特開2004-103873
出願日： 2002年09月10日
公開日（公表日）： 2004年04月02日
要約：

【課題】回路規模を増大させることなく、外来のノイズに影響されないヒューズ回路と、これを含む表示駆動回路を提供する。【解決手段】ラッチ回路201〜203は、ヒューズ素子FE1〜FE3の設定状態を取り込む。ラッチクロック生成回路28は、ラッチクロックCLKを、周期的信号(例えばフレーム信号FR)に基づいて生成する。ラッチ回路201〜203は、ラッチクロックLCLKに基づき、周期的にヒューズ素子FE1〜FE3の設定状態を取り込む。ラッチ回路201〜203にラッチされたヒューズ素子FE1〜FE3の設定状態に基づいてアナログ値が調整される。【選択図】 図1

請求項（抜粋）：

アナログ値を調整するためのヒューズ回路であって、 ヒューズ素子の設定状態を記憶するラッチ回路と、 前記ラッチ回路に前記ヒューズ素子の設定状態を取り込むためのラッチクロックを、周期的信号に基づいて生成するラッチクロック生成回路と、 を含み、 前記ラッチ回路は、 前記ラッチクロックに基づき、周期的に前記ヒューズ素子の設定状態を取り込み、 前記アナログ値は、 前記ラッチ回路に取り込まれた前記ヒューズ素子の設定状態に基づいて調整されることを特徴とするヒューズ回路。

IPC (5件)：

H01L21/822 ,  G02F1/133 ,  G09G3/20 ,  G09G3/36 ,  H01L27/04

FI (6件)：

H01L27/04 V ,  G02F1/133 505 ,  G09G3/20 612E ,  G09G3/20 670Q ,  G09G3/36 ,  H01L27/04 T

Fターム (36件)：

2H093NC02 ,  2H093NC65 ,  2H093NC90 ,  2H093ND03 ,  2H093ND20 ,  2H093ND40 ,  2H093ND52 ,  2H093ND58 ,  5C006AF46 ,  5C006AF51 ,  5C006AF53 ,  5C006AF84 ,  5C006BB12 ,  5C006BB15 ,  5C006BC20 ,  5C006BF42 ,  5C006BF46 ,  5C006BF49 ,  5C006EB04 ,  5C006EB05 ,  5C006FA18 ,  5C006FA21 ,  5C080AA10 ,  5C080BB05 ,  5C080DD03 ,  5C080DD28 ,  5C080FF03 ,  5C080JJ02 ,  5C080JJ04 ,  5F038AV02 ,  5F038AV15 ,  5F038BB07 ,  5F038DT02 ,  5F038DT13 ,  5F038DT18 ,  5F038EZ20

引用特許：

審査官引用 (3件)

• 半導体集積回路、液晶装置及び電子機器並びに半導体集積回路の検査方法
  公報種別：公開公報   出願番号：特願2000-212618   出願人：セイコーエプソン株式会社
• 半導体装置および半導体装置への製造情報記録方法
  公報種別：公開公報   出願番号：特願平10-296275   出願人：山口日本電気株式会社
• プログラマブル・ヒューズ回路
  公報種別：公開公報   出願番号：特願平9-201098   出願人：ヒューレット・パッカード・カンパニー