特許
J-GLOBAL ID：200903072435538238
半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-239100
公開番号（公開出願番号）：特開平10-083679
出願日： 1996年09月10日
公開日（公表日）： 1998年03月31日
要約：
【要約】【課題】 強誘電体のヒステリシス特性が偏るインプリントと呼ばれる現象によって、半導体メモリ装置のリテンション特性が劣化することを防止する。【解決手段】 残留分極によって電源供給が無い状態でもデータを記憶することができる強誘電体キャパシタを用いた半導体メモリ装置であり、ビット線7,8とデータ線9,10とに比較回路30を接続し、強誘電体キャパシタ1,2に記憶されていたデータと新たに強誘電体キャパシタ1,2に書き込むデータを比較し、比較回路30からの信号に基づき、両データが異なるときに書き込み動作制御回路31によりデータの書き込み電圧の印加時間、つまりワード線5およびセルプレート6への書き込み電圧印加時間を長くする。この書き込み電圧は、書き込み動作制御回路31からの制御信号に基づいてドライバ14,15がワード線5およびセルプレート6に与える。
請求項（抜粋）：
誘電体キャパシタを用いたメモリセルと、ビット線と、データ線と、前記メモリセルから前記ビット線に読み出された記憶データと前記データ線に入力された書き込みデータとを比較する比較回路と、前記比較回路からの信号に基づき前記記憶データと前記書き込みデータとが異なるときに前記メモリセルへ印加する書き込み電圧の印加時間を長くする制御回路とを備えた半導体メモリ装置。
IPC (2件)：
FI (2件)：
G11C 11/34 352 A
, G11C 11/22
