特許
J-GLOBAL ID：200903072452496735

半導体装置の製造方法

発明者：
中岡 弘明

中岡 弘明 について

, 
小林 睦

小林 睦 について

, 
柁谷 敦宏

柁谷 敦宏 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-066866
公開番号（公開出願番号）：特開2002-270799
出願日： 2001年03月09日
公開日（公表日）： 2002年09月20日
要約：
【要約】【課題】 接合リークの小さい,かつ駆動力の高いDRAMのメモリセルトランジスタを備えた半導体装置の製造方法を提供する。【解決手段】 シリコン基板11の上に、ゲート電極13及びゲート絶縁膜12を形成した後、ゲート電極13の側面上にサイドウォール14を形成する。次に、ゲート電極13及びサイドウォール14をマスクとして、シリコン基板11内に、砒素イオン(As+ )を比較的低い注入エネルギーで注入して、浅い第1のソース領域35a及びドレイン領域35bを形成する。次に、リンイオン(P+)を、比較的高い注入エネルギー,かつ傾き角0°で注入して、深い第2のソース領域36a及び第2のドレイン領域36bを形成する。その後、層間絶縁膜17の上に、電荷蓄積電極19,容量絶縁膜20及びセルプレート21からなるDRAMメモリセルのキャパシタを形成する。
請求項（抜粋）：
半導体基板上に、ゲート絶縁膜およびゲート電極を形成する工程(a)と、上記ゲート電極の側面上にサイドウォールを形成する工程(b)と、上記ゲート電極およびサイドウォールをマスクとして、n型不純物イオンを注入して、上記半導体基板内の上記ゲート電極の両側に第1のソース・ドレイン領域を形成する工程(c)と、上記ゲート電極およびサイドウォールをマスクとして、n型不純物イオンを上記第1の注入工程時よりも高いエネルギーでイオン注入して、上記半導体基板内の上記第1のソース・ドレイン領域の下方に第2のソース・ドレイン領域を形成する工程(d)と、上記第1のソース・ドレイン領域のうちいずれか一方の領域に接続されるDRAMキャパシタを形成する工程(e)とを含み、上記工程(c)又は工程(d)のうちいずれか一方の工程を先に行なった後、他方の工程を行なう半導体装置の製造方法。
IPC (5件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/265 ,  H01L 21/265 604 ,  H01L 29/78
FI (5件)：
H01L 21/265 604 G ,  H01L 27/10 671 Z ,  H01L 21/265 U ,  H01L 27/10 621 B ,  H01L 29/78 301 S
Fターム (26件)：
5F083AD01 ,  5F083AD42 ,  5F083AD48 ,  5F083AD49 ,  5F083JA36 ,  5F083MA06 ,  5F083MA17 ,  5F083PR36 ,  5F083PR37 ,  5F140AA10 ,  5F140AA24 ,  5F140AB09 ,  5F140AC32 ,  5F140BA01 ,  5F140BF01 ,  5F140BF04 ,  5F140BG08 ,  5F140BG12 ,  5F140BG38 ,  5F140BG52 ,  5F140BG53 ,  5F140BH14 ,  5F140BH17 ,  5F140BK13 ,  5F140BK14 ,  5F140BK21
引用特許：
審査官引用 (1件)

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