MIS型FETおよびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-221739
公開番号（公開出願番号）：特開平8-167718
出願日： 1995年08月30日
公開日（公表日）： 1996年06月25日
要約：

【要約】【目的】本発明は、浅接合であり寄生抵抗および寄生容量の小さいトランジスタのソース・ドレイン拡散層を形成する。【構成】半導体基板に主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んで前記半導体基板の主面に形成された一導電型の2つのソース・ドレイン拡散層とを有し、前記ソース・ドレイン拡散層の形成された半導体基板の主面に、同導電型不純物のドープされた半導体薄膜層が選択的に堆積され、前記ゲート電極の側壁に面する前記半導体薄膜の端部にファセット面が形成され、前記ファセット面は前記ゲート電極の側壁面と前記半導体基板の主平面との間の傾斜角度を有するよう形成される。

請求項（抜粋）：

半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んで前記半導体基板の主面に形成された一導電型の2つのソース・ドレイン拡散層とを有し、前記ソース・ドレイン拡散層の形成された半導体基板の主面に、同導電型不純物のドープされた半導体薄膜層が選択的に堆積され、前記ゲート電極の側壁に面する前記半導体薄膜の端部にファセット面が形成され、前記ファセット面が前記ゲート電極の側壁面と前記半導体基板の主平面との間の傾斜角度を有していることを特徴とするMIS型FET。

FI (2件)：

H01L 29/78 301 S , H01L 29/78 301 X

引用特許：

審査官引用 (9件)

特開平3-050771
特開昭64-046977
特開平3-050742

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