特許
J-GLOBAL ID：200903072503473794
CAS待ち時間制御回路
発明者：
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出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平11-317959
公開番号（公開出願番号）：特開2000-149556
出願日： 1999年11月09日
公開日（公表日）： 2000年05月30日
要約：
【要約】【課題】 必要ないラッチ手段の通過時に生じるデータの遅れを防止するためのCAS待ち時間制御回路を提供する。【解決手段】 第1、第2CAS待ち時間動作時には第1、第2ラッチ手段を通らないですぐ第3ラッチ手段に伝達されるようにデータパスの選択部を第2ラッチ手段と第3ラッチ手段との間に接続した。また、第3ラッチ手段と一緒に動作する第4ラッチ手段を用意し、その入力にデータを直接入力させ、第3ラッチ手段の出力と第4ラッチ手段の出力を選択的に出力するようにしたデータパス選択部を用意した。
請求項（抜粋）：
3つのラッチ手段を連接し、それらのラッチ手段に制御回路から、それぞれのラッチ手段をデータを通過させたりラッチさせる制御信号を個別に与え、それらの制御信号の組み合わせにより少なくとも4種類のCAS待ち時間制御を行うCAS待ち時間制御回路において、入力側から2番目のラッチ手段とと3番目のラッチ手段との間に制御回路からの第4制御信号によって入力データを第1、第2ラッチ手段を通過させるか、それらをバイパスさせるか選択するデータパス選択回路を接続したことを特徴とするCAS待ち時間制御回路。
FI (2件)：
G11C 11/34 354 C
, G11C 11/34 362 S
