特許
J-GLOBAL ID：200903040000239019
クロック同期型の半導体メモリ
発明者：
出願人/特許権者：
代理人 (1件)：
青山 葆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-050145
公開番号（公開出願番号）：特開平10-247387
出願日： 1997年03月05日
公開日（公表日）： 1998年09月14日
要約：
【要約】【課題】 より汎用性に優れたクロック同期型の半導体メモリを提供する。【解決手段】 本発明のクロック同期型の半導体メモリは、外部より入力されるクロック信号に同期して、指定するアドレスのデータをメモリセルより読み出し、これをセンスアンプにより増幅した後に、レジスタ及び出力バッファを介してデータの読み出しを行う半導体メモリにおいて、上記レジスタとして、センスアンプより出力されるデータが入力され、上記クロック信号を遅延回路により所定の時間だけ遅延した第1クロック信号の入力に対して、上記データを出力する第1レジスタと、当該第1レジスタに直列に接続され、内部回路により自然遅延した上記クロック信号の入力に対して、データを出力バッファに出力する第2レジスタとを有し、センスアンプより出力されるデータを上記第1のレジスタ及び第2のレジスタの何れに入力するかを切り換えるスイッチ回路とを備える。
請求項（抜粋）：
外部より入力されるクロック信号に同期して、指定するアドレスのデータをメモリセルより読み出し、これをセンスアンプにより増幅した後に、レジスタ及び出力バッファを介してデータの読み出しを行う半導体メモリにおいて、上記レジスタとして、センスアンプより出力されるデータが入力され、上記外部より入力されるクロック信号を遅延回路により所定の時間だけ遅延した第1クロック信号の入力に対して、上記データを出力する第1レジスタと、当該第1レジスタに接続され、内部回路により自然遅延した上記クロック信号の入力に対して、データを出力バッファに出力する第2レジスタとを有し、センスアンプより出力されるデータを上記第1のレジスタ及び第2のレジスタの何れに入力するかを切り換えるスイッチ回路とを備えることを特徴とするクロック同期型の半導体メモリ。
IPC (2件)：
G11C 11/407
, G11C 11/413
G11C 11/34 362 S
, G11C 11/34 J
, G11C 11/34 354 C
