特許
J-GLOBAL ID：200903072582326505

逆阻止型絶縁ゲート形半導体装置およびその製造方法

発明者：
内藤 達也

内藤 達也 について


出願人/特許権者：
富士電機ホールディングス株式会社

富士電機ホールディングス株式会社 について


代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2005-056790
公開番号（公開出願番号）：特開2006-108616
出願日： 2005年03月02日
公開日（公表日）： 2006年04月20日
要約：
【課題】オン電圧特性とターンオフ損失に関するトレードオフ関係を改善する低注入逆阻止絶縁ゲート形半導体装置であっても、高温逆漏れ電流を小さくし、逆耐圧が順耐圧より低下することを抑制できる逆阻止絶縁ゲート形半導体装置の提供。【解決手段】FZ-nシリコン基板1の両面分離拡散領域2に囲まれた内側の第一主面3側には、pベース領域4と、pベース領域4内に形成されるnエミッタ領域5と、nエミッタ領域5とnシリコン基板領域であるドリフト領域1の第一主面側表面とに挟まれるpベース領域4(チャネル領域)の表面上にゲート絶縁膜6を介して被覆されるゲート電極7と、pエミッタ領域5とpベース領域4の跨って被覆されゲート電極上では層間絶縁膜8を介して被覆するエミッタ電極9とを備え、第二主面10側には、寄生pnpトランジスタの前記pベース4より総不純物量が少ないpコレクタ領域11とこのpコレクタ領域11の表面に形成されるコレクタ電極を備える逆阻止型絶縁ゲート形半導体装置。【選択図】 図1
請求項（抜粋）：
第一導電形半導体基板の第一主面に選択形成される第二導電形ベース領域と、該ベース領域表面層に選択形成される第一導電形エミッタ領域と、前記半導体基板の残り部分である第一導電形ドリフト層と前記エミッタ領域とに挟まれる前記ベース領域の第一主面側表面に被覆されるゲート絶縁膜と該ゲート絶縁膜を介して被覆されるゲート電極と、前記第二導電形ベース領域を前記ドリフト層を介して取り囲み、前記基板の第一主面と第二主面との両主面からの拡散により形成される第二導電形分離拡散領域と、前記基板の第二主面に露出する前記分離拡散領域に連結され、第二導電形コレクタ層とを備え、該コレクタ層を、該コレクタ層からドリフト層への注入効率が低くなるように総不純物量を少なくすると共に、基板中の酸素濃度が第一主面と第二主面の少なくとも一方で、表面から所定の深さまでは表面で低い傾斜濃度分布を有し、前記所定の深さ以上では実質的にフラットな酸素濃度分布を有することを特徴とする逆阻止型絶縁ゲート形半導体装置。
IPC (3件)：
H01L 29/739 ,  H01L 29/78 ,  H01L 21/336
FI (5件)：
H01L29/78 655C ,  H01L29/78 655A ,  H01L29/78 658A ,  H01L29/78 658Z ,  H01L29/78 658H
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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