特許

J-GLOBAL ID：200903072608706727

半導体装置およびその製造方法

発明者： 小林 研
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平7-194658
公開番号（公開出願番号）：特開平9-045878
出願日： 1995年07月31日
公開日（公表日）： 1997年02月14日
要約：

【要約】 (修正有)【課題】 スタック型メモリセルを採用するDRAMにおいて、メモリセル部と周辺回路部との間に段差が生じる。【解決手段】 半導体基板上の第1の絶縁膜7,9と、それらの絶縁膜を貫通して半導体基板表面に達するコンタクトホールと、コンタクトホールを介して半導体基板と接続される第1の導電層10と、第1の導電層10を覆う薄い絶縁膜11と、薄い絶縁膜11上の第2の導電層12とを含み、メモリセル形成領域においては第1の導電層10と薄い絶縁膜11と第2の導電層12とでセル容量を構成し、メモリセル形成領域以外の領域においては第1の導電層10上の第2の導電層12および薄い絶縁膜11が除去され配線として使用する。

請求項（抜粋）：

第1の絶縁膜と、コンタクトホールと、第1の導電層と、薄い絶縁膜と、第2の導電層とをメモリセル形成領域及び周辺回路部に有するスタック型セル容量の半導体装置であって、第1の絶縁膜は、半導体基板の一主表面上に形成したものであり、コンタクトホールは、前記第1の絶縁膜を貫通して前記半導体基板表面に達するものであり、第1の導電層は、前記コンタクトホールを介して半導体基板と接続されるものであり、薄い絶縁膜は、前記第1の導電層に直接接触して前記第1の導電層を覆うものであり、第2の導電層は、前記薄い絶縁膜を前記第1の導電層とで挾み、かつ前記第1の導電層と電気的に絶縁されているものであり、メモリセル形成領域においては、前記第1の導電層と前記薄い絶縁膜と前記第2の導電層とでセル容量を構成し、周辺回路部においては前記第1の導電層上の少なくとも一部で前記第2の導電層および薄い絶縁膜が除去されていることを特徴とする半導体装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/318 ,  H01L 21/768

FI (5件)：

H01L 27/10 621 Z ,  H01L 21/318 C ,  H01L 21/90 C ,  H01L 27/10 651 ,  H01L 27/10 681 F

引用特許：

審査官引用 (2件)

• 特開平2-234464
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-270029   出願人：株式会社日立製作所