特許

J-GLOBAL ID：200903072659184830

遅延計算用負荷生成方法および記録媒体

発明者： 古茂田 道夫 ,  栗山 茂
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-294769
公開番号（公開出願番号）：特開2002-108967
出願日： 2000年09月27日
公開日（公表日）： 2002年04月12日
要約：

【要約】【課題】 論理回路の複数通りある論理パスにおいて負荷の一成分である寄生容量が異なるが、固定の負荷モデルに対して、論理パス毎のソースモデルを接続する形式となっているため、特に配線やゲート容量負荷の小さい領域では、この寄生容量の異なりにより遅延時間誤差が大きいという課題があった。【解決手段】 論理回路の出力ピンの寄生容量を負荷構成素子からなる負荷モデルと分離し、遅延時間の計算をする前記論理回路の論理パスに応じた前記寄生容量を前記負荷モデルに加算するものである。

請求項（抜粋）：

PMOSトランジスタとNMOSトランジスタよりなる論理回路の遅延計算用負荷生成方法において、前記論理回路の出力ピンの寄生容量を負荷構成素子からなる負荷モデルと分離し、遅延計算する前記論理回路の論理パスに応じた前記寄生容量を前記負荷モデルに加算することを特徴とする遅延計算用負荷生成方法。

IPC (2件)：

G06F 17/50 668 ,  H01L 21/82

FI (2件)：

G06F 17/50 668 M ,  H01L 21/82 C

Fターム (9件)：

5B046AA08 ,  5B046BA03 ,  5B046JA01 ,  5F064BB05 ,  5F064EE08 ,  5F064EE42 ,  5F064EE43 ,  5F064EE47 ,  5F064HH06

引用特許：

審査官引用 (3件)

• 回路シミュレーション装置
  公報種別：公開公報   出願番号：特願平6-150717   出願人：富士通株式会社
• マスクレイアウトパターンデータ検証方法および装置
  公報種別：公開公報   出願番号：特願平10-174704   出願人：三菱電機株式会社
• 半導体回路設計検証装置
  公報種別：公開公報   出願番号：特願平7-323065   出願人：三菱電機株式会社, 三菱電機セミコンダクタソフトウエア株式会社