特許
J-GLOBAL ID：200903072821758870
メモリセル装置の作動方法
発明者：
出願人/特許権者：
代理人 (1件)：
山口 巖
公報種別：公表公報
出願番号（国際出願番号）：特願平10-507446
公開番号（公開出願番号）：特表2000-515327
出願日： 1997年07月08日
公開日（公表日）： 2000年11月14日
要約：
【要約】メモリ密度を高めるために、ゲート誘電体として第1の酸化シリコン層、窒化シリコン層及び第2の酸化シリコン層を有する誘電性三重層を含んでおり、その際酸化シリコン層がそれぞれ少なくとも3nmの厚さを有しているMOSトランジスタをメモリセルとして有するメモリセル装置内に情報を26までの値を有する多値論理に基づき記憶する。その場合これらのメモリセルが1000年以上のデータ保存期間を有し、しきい値電圧のドリフトが極めて僅かであることが利用される。
請求項（抜粋）：
ゲート誘電体として酸化シリコン層(51)、窒化シリコン層(52)及び第2の酸化シリコン層(53)を有する誘電性三重層(5)を含んでいるMOSトランジスタをメモリセルとして使用し、その際第1の酸化シリコン層(51)及び第2の酸化シリコン層(53)はそれぞれ少なくとも3nmの厚さであり、 情報を記憶するため3つ以上の論理値を有する多値論理を使用し、その際論理値をメモリセルの1つに書込むためにそれぞれ論理値に割り当てられた電荷量をファウラー・ノルドハイム-トンネリングによりゲート誘電体にもたらし、ゲート誘電体に記憶し、MOSトランジスタのこの論理値に割り当てられたしきい値電圧レベルを生じさせるメモリセル装置の作動方法。
IPC (5件)：
H01L 21/8247
, G11C 16/02
, H01L 27/115
, H01L 29/788
, H01L 29/792
H01L 29/78 371
, H01L 27/10 434
, G11C 17/00 641
