特許
J-GLOBAL ID：200903073034637655
SIMDデータ処理における算術演算の実行のためのデータ処理装置及び方法
発明者：
,
出願人/特許権者：
代理人 (4件)：
志賀 正武
, 渡邊 隆
, 村山 靖彦
, 実広 信哉
公報種別：公開公報
出願番号（国際出願番号）：特願2004-308632
公開番号（公開出願番号）：特開2005-174295
出願日： 2004年10月22日
公開日（公表日）： 2005年06月30日
要約：
【課題】 SIMD処理に係るデータ処理装置及び方法を提供する。【解決手段】 データ要素を記憶するレジスタデータ記憶装置と、高位の半分を返す算術命令を復号する命令デコーダと、命令デコーダにより制御されたデータ処理操作を実行するデータプロセッサとを備え、高位の半分を返す算術命令に応答して、データプロセッサは、第1のサイズの複数のソースのデータ要素を記憶する1つ以上のソースレジスタ、及び第2のサイズの対応する複数の結果のデータ要素を記憶するデスティネーションレジスタを指定すると共に、次の、対応する複数の中間結果のデータ要素を生成するように命令により指定されたソースレジスタに対して算術演算を実行し、複数の中間結果のデータ要素の内の対応する1つの高位の半分から抽出された情報から結果のデータ要素を形成し、これをデスティネーションレジスタに記憶する操作を複数のソースのデータ要素に対して並列に実行する。【選択図】 図61
請求項（抜粋）：
データ要素を記憶することができるレジスタデータ記憶装置と、
高位の半分を返す算術命令を復号することができる命令デコーダと、
前記命令デコーダにより制御されたデータ処理操作を実行することができるデータプロセッサと
を備え、
前記データプロセッサは、前記復号された高位の半分を返す算術命令に応答して、
第1のサイズの複数のソースのデータ要素を記憶することができる1つ以上のソースレジスタと、前記第1のサイズの半分である第2のサイズの対応する複数の結果のデータ要素を記憶することができる1つ以上のデスティネーションレジスタとを前記レジスタデータ記憶装置内部で指定すると共に、
前記対応する複数の結果のデータ要素を生成するために、次の、前記命令により指定された前記ソースレジスタに対して対応する複数の中間結果のデータ要素を生成するように算術演算を実行し、前記複数の中間結果のデータ要素の内の対応する1つの高位の半分から抽出された情報から前記結果のデータ要素を形成し、前記結果のデータ要素を前記デスティネーションレジスタに記憶する操作を前記複数のソースのデータ要素に対して並列に実行するように操作することができる
ことを特徴とするデータ処理装置。
IPC (3件)：
G06F9/305
, G06F9/38
, G06F15/80
G06F9/30 340E
, G06F9/38 370A
, G06F15/80
5B013DD05
, 5B033DD01
, 5B033DD09
