特許

J-GLOBAL ID：200903073108866201

半導体装置の製造方法

発明者： 塚本 丈夫
出願人/特許権者： エルピーダメモリ株式会社
代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願2004-191767
公開番号（公開出願番号）：特開2006-013359
出願日： 2004年06月29日
公開日（公表日）： 2006年01月12日
要約：

【課題】 少ない工程でアライメントマークとして利用できる段差を形成することが出来る、半導体装置の製造方法を提供する。【解決手段】 基板の表面又は基板上に形成した第1の膜の表面に、複数の凹部を形成する第1の工程と、凹部の内部に選択的に第2の膜を形成する第2の工程と、少なくとも1つの凹部及びその近傍を含む第1の領域に局所的エッチングを行って、第1の領域内の第2の膜の表面とその近傍との間に段差を形成する第3の工程とを備える。段差が形成された位置をアライメントマークとして利用する。【選択図】 なし

請求項（抜粋）：

基板の表面又は基板上に形成した第1の膜の表面に、複数の凹部を形成する第1の工程と、 前記凹部の内部に選択的に第2の膜を形成する第2の工程と、 少なくとも1つの凹部及びその近傍を含む第1の領域に局所的エッチングを行って、前記第1の領域内の第2の膜の表面とその近傍との間に段差を形成する第3の工程とを備え、 前記段差が形成された位置をアライメントマークとして利用することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/027 ,  G03F 9/00 ,  H01L 23/52 ,  H01L 21/320 ,  H01L 21/76

FI (4件)：

H01L21/30 502M ,  G03F9/00 H ,  H01L21/88 S ,  H01L21/76 L

Fターム (25件)：

5F032AA34 ,  5F032AA44 ,  5F032AA45 ,  5F032AA77 ,  5F032DA03 ,  5F032DA04 ,  5F032DA23 ,  5F032DA24 ,  5F032DA33 ,  5F032DA53 ,  5F033JJ04 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033VV00 ,  5F033XX33 ,  5F046AA20 ,  5F046EA11 ,  5F046EA23 ,  5F046EA26 ,  5F046EB01

引用特許：

審査官引用 (3件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2000-325111   出願人：日本電気株式会社
• 特開平2-035708
  
• 特開平2-035708