特許
J-GLOBAL ID：200903073157391693
バスブリッジおよびそれを備えた計算機システム
発明者：
出願人/特許権者：
代理人 (1件)：
後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-041129
公開番号（公開出願番号）：特開平9-231164
出願日： 1996年02月28日
公開日（公表日）： 1997年09月05日
要約：
【要約】【課題】 高速なCPUバスから低速なIOバスへのリードアクセスを、バスのプロトコルに変更を加えずに、CPUバスを占有することなくIOバスをアクセスすることを可能にし、CPUとCPUバスの使用効率を向上すること。【解決手段】 ライト動作時、制御回路17は、アドレスレジスタ11のアドレスとプリフェッチ指示アドレスが一致した場合には、ライトデータによって指示されたアドレスをプリフェッチバッファ13のアドレス部13-1にラッチし、IOバス30へプリフェッチのためのリードを行い、リードされたデータをプリフェッチバッファ13のデータ部13-1にラッチする。リード動作時、制御回路17は、アドレスレジスタ11のアドレスとプリフェッチバッファ13のアドレス部13-1のアドレスが一致した場合に、そのアドレスに対応するプリフェッチバッファ13のデータ部13-2のデータをCPUバス20に出力させる。
請求項（抜粋）：
CPU(40)が接続される高速なCPUバス(20)と、入出力デバイス(80)が接続される低速なIOバス(30)との間でバス変換を行うバスブリッジ(10)において、事前に前記IOバスのリードを行うことによって得られたデータの準備を行うプリフェッチバッファ(13)と、該プリフェッチバッファに対するデータの書込み及び読出しを制御する制御部(14,17,18)と、を含むことを特徴とするバスブリッジ。
IPC (2件)：
G06F 13/36 310
, G06F 5/06 301
G06F 13/36 310 F
, G06F 5/06 301
