キャッシュパージ制御機構を有するプロセッサ

発明者： , , ,
出願人/特許権者：
代理人 (1件)：石田敬 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-248587
公開番号（公開出願番号）：特開2001-075801
出願日： 1999年09月02日
公開日（公表日）： 2001年03月23日
要約：

【要約】【課題】モードによってデコードする情報が変わるプロセッサにおいて、モード切り替え時に生じる誤動作を、高速で阻止する。【解決手段】現在のモードを示すビットを含むレジスタ11にライト動作したとき、デコードした結果又はイシューした結果を参照し、モード切り替え信号であったときに、パージ信号を出力する回路13を設ける。これにより、モード切り替え信号がレジスタにライトされると、キャッシュ2に対してパージ信号が出力される。したがって、プリフェッチされたキャッシュデータのバリッドがオフとなって、プリフェッチされたデータが異なるモードでデコードされることがなくなり、モード切り替え後の動作を正常に行わせることができる。また、モードを示すビットの変化を検出してパージ信号を出力することもできる。

請求項（抜粋）：

プリフェッチ機能を有し、複数のモードで処理を行い、前記各モードによってデコードする情報が変わり、ダイナミックにモードを切り替える命令を有するプロセッサにおいて、現在のモードを示すビットを含むレジスタにライト動作したとき、前記現在のモードを示すビットの値が変化したか否かにかかわらず、デコードサイクルにおいてデコードした結果を参照し、モード切り替え信号であったときに、キャッシュパージ信号を出力する機構を具備することを特徴とするプロセッサ。

IPC (4件)：

G06F 9/30 310 , G06F 9/38 310 , G06F 12/08 , G06F 12/08 310

FI (6件)：

G06F 9/30 310 C , G06F 9/38 310 A , G06F 12/08 D , G06F 12/08 J , G06F 12/08 M , G06F 12/08 310 A

Fターム (8件)：

5B005JJ11 , 5B005MM01 , 5B005NN43 , 5B005PP22 , 5B013AA05 , 5B033AA01 , 5B033AA13 , 5B033BA01

引用特許：

出願人引用 (6件)

二つの別個の命令セット・アーキテクチャへの拡張をサポートすることができるアーキテクチャ・モード制御を備えたマイクロプロセッサ
公報種別：公開公報出願番号：特願平8-124375 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
マイクロコンピユータ
公報種別：公開公報出願番号：特願平3-284943 出願人：三洋電機株式会社
特開平4-021131

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