二つの別個の命令セット・アーキテクチャへの拡張をサポートすることができるアーキテクチャ・モード制御を備えたマイクロプロセッサ

発明者： , ,
出願人/特許権者：
代理人 (1件)：合田潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-124375
公開番号（公開出願番号）：特開平8-339325
出願日： 1996年05月20日
公開日（公表日）： 1996年12月24日
要約：

【要約】 (修正有)【課題】一つの多重タスク処理オペレーティング・システムの下で二つの別個のアーキテクチャをサポートするプロセッサを提供する。【解決手段】マイクロプロセッサは、それが作動するところのアーキテクチャコンテキストを制御するモード制御装置を含み、制御装置は、モード・ビットの制御の下でアドレス変換が生じることを許容し、変換機構を一方のアーキテクチャからもう一方のアーキテクチャに切り換えることができるメモリ管理装置(MMU)を持っている。一つのMMUが、二つの別個のアーキテクチャのアドレスを変換して、命令が適切にデコードされるようにする。MMUはまた、一方のアーキテクチャのアドレス変換を他方のそれに対してマッピングして、両方のアーキテクチャ用に書かれたソフトウェアを一つのオペレーティング・システムの制御の下で多重タスク処理することができるようにする。

請求項（抜粋）：

別個の命令セットおよびメモリ管理方式を有する第一および第二のアーキテクチャをサポートし、一つの多重タスク処理オペレーティング・システムの下で作動するプロセッサにおいて、前記第一のアーキテクチャの第一の命令セットの命令をデコードし、前記第二のアーキテクチャの第二の命令セットの命令を直接デコードし、前記第一の命令セットのデコードされた命令を前記第二の命令セットの一つ以上の命令に対してマッピングするための命令セット管理手段と、前記第一および第二のアーキテクチャについて仮想アドレスから実アドレスへのアドレス変換を実行するためのメモリ管理手段と、メモリから読み出されるプログラムのアーキテクチャ・コンテキストを、前記第一のアーキテクチャのコードまたは前記第二のアーキテクチャのコードのいずれかとして検出し、前記命令セット管理手段および前記メモリ管理手段を制御して、前記第一のアーキテクチャのアドレス変換と第二のアーキテクチャのアドレス変換との間で動的に切り換え、前記第二のアーキテクチャの、一つ以上のマッピングされてデコードされた命令または直接デコードされた命令を実行するための制御手段と、を含むことを特徴とするプロセッサ。

IPC (2件)：

G06F 12/02 570 , G06F 9/455

FI (2件)：

G06F 12/02 570 A , G06F 9/44 310 A

引用特許：

出願人引用 (4件)

特開昭62-231337
特開昭61-033546
特開昭62-073333

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審査官引用 (4件)

特開昭62-231337
特開昭61-033546
特開昭62-073333

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