特許

J-GLOBAL ID：200903073352554815

半導体装置

発明者： 渡部 隆夫 ,  鮎川 一重 ,  藤田 良 ,  柳沢 一正 ,  田中 均
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平8-051321
公開番号（公開出願番号）：特開平9-331019
出願日： 1996年03月08日
公開日（公表日）： 1997年12月22日
要約：

【要約】 (修正有)【課題】 メモリを集積した半導体装置、特に複数のI/O線をもつメモリと論理回路を同一の半導体チップ上に集積した半導体装置において、設計期間を短縮する設計手法を与え、メモリと論理回路との間のデータの転送パターンを高速に変化させられるようにする。【解決手段】複数のI/O線を持つメモリコア、転送回路用モジュール、ならびに論理ライブラリを作成してデータベースに記憶させ、それを用いて設計を行なう。さらに、複数のI/O線を持つメモリコアと論理回路を互いのI/O線が同一方向になるように配置し、それらメモリと論理回路のI/O線の間に多段のスイッチ群よりなる転送回路を配置した。各段のスイッチ群を構成するスイッチは、メモリのI/O線と論理回路のI/O線の間に形成した。一段または少数の段数のスイッチ群をオンするとメモリのI/O線と論理回路のI/O線が導通し所望の転送パターンを形成する。

請求項（抜粋）：

複数のI/O線を持つメモリコアと、上記メモリコアに結合される論理回路とを同一の半導体チップ上に形成した半導体装置の製品群であって、前記製品群のうち複数の半導体装置が、レイアウトパターンが共通のメモリコアと論理ゲートを含むことを特徴とする半導体装置。

IPC (2件)：

H01L 27/04 ,  H01L 21/822

引用特許：

審査官引用 (3件)

• ゲートアレイ回路
  公報種別：公開公報   出願番号：特願平4-204999   出願人：株式会社東芝
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平5-182061   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
• 特開昭62-088336