電界効果トランジスタ及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)： ▲柳▼川信
公報種別：公開公報
出願番号（国際出願番号）：特願平10-291243
公開番号（公開出願番号）：特開2000-124227
出願日： 1998年10月14日
公開日（公表日）： 2000年04月28日
要約：

【要約】【課題】ソース・ドレイン間距離の中でゲート・ドレイン間の容量Cgdを最小限に押さえてデバイス特性を向上を実現する。【解決手段】リセスによりエッチングされるキャップ層13のソース側に高抵抗のイオン注入部分15が存在し、この部分15を残してリセス構造が形成され、キャップ層13のイオン注入部分15に接するようにオフセットしたゲート電極23を形成する。【効果】ゲートとドレインとの距離を最大にして容量Cgdを最小限に押さえことができる。また、ゲート上層部分がキャップ層上に配されるので、下層部分の高さが低くなり、ゲート長の微細化を実現できる。

請求項（抜粋）：

所定ドーピング濃度を有するキャップ層と、リセス工程により前記キャップ層をエッチング除去したリセス部分に設けられたゲート電極と、前記リセス部分を挟んで前記キャップ層に設けられたソース電極及びドレイン電極とを含む電界効果トランジスタであって、前記キャップ層の前記リセス部分側端部には高抵抗部が形成され、前記ゲート電極は前記高抵抗部を介して前記ソース電極と接するように形成されていることを特徴とする電界効果トランジスタ。

IPC (4件)：

H01L 21/338 , H01L 29/812 , H01L 29/417 , H01L 29/78

FI (3件)：

H01L 29/80 K , H01L 29/50 J , H01L 29/78 301 G

Fターム (36件)：

4M104AA05 , 4M104CC03 , 4M104DD24 , 4M104DD26 , 4M104DD34 , 4M104DD68 , 4M104FF07 , 4M104FF27 , 4M104GG08 , 4M104GG12 , 4M104HH14 , 5F040DA11 , 5F040DC03 , 5F040EB02 , 5F040EC20 , 5F040EF11 , 5F040EF18 , 5F040FC08 , 5F040FC25 , 5F102FA01 , 5F102GB01 , 5F102GC01 , 5F102GD01 , 5F102GJ05 , 5F102GN05 , 5F102GR04 , 5F102GR09 , 5F102GR12 , 5F102GR13 , 5F102GS04 , 5F102GS06 , 5F102HC10 , 5F102HC11 , 5F102HC12 , 5F102HC15 , 5F102HC19

引用特許：

審査官引用 (6件)

特開昭60-057979
特開昭63-174374
特開昭60-133761

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