特許
J-GLOBAL ID：200903073492343210
集積CMOSアクティブピクセルデジタルカメラ
発明者：
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出願人/特許権者：
代理人 (1件)：
吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-013286
公開番号（公開出願番号）：特開平11-266002
出願日： 1999年01月21日
公開日（公表日）： 1999年09月28日
要約：
【要約】【課題】 十分な大規模集積度を提供するCMOSに基づく撮像器を実現する。【解決手段】 イメージセンサ10は複数の行及び複数の列を有数するピクセルアレイ12を含んでいる。ピクセルアレイ12は、タイミング/コントロールロジック60に接続される列アドレシング14と行アドレシング16とでアドレス指定されるピクセルのデータが読み出される。タイミング/ロジックコントロール60は、外部計算手段により制御されるシリアルインターフェース及びコントロール50で制御され、様々なモードでピクセルアレイ12よりデータを読み出す。これらは、すべて同一のシリコン基板上に形成されており、大規模集積化が可能である。
請求項（抜粋）：
イメージセンサ装置であって、複数のCMOS回路がその上に形成されているシリコン基板と、前記基板内に形成された、複数の列と複数の行とを有するピクセルアレイと、前記基板内に形成されたタイミングコントロールロジックブロックと、前記基板内に形成され、前記ピクセルアレイと前記タイミングコントロールロジックブロックとに各々動作可能に接続されている列アドレシング回路であって、前記ピクセルアレイの中の各列にアドレスラインを提供する列バスを有する列アドレシング回路と、前記基板内に形成された行アドレシング回路と、前記基板内に形成されたピクセルタイミング回路と、前記基板内に含まれている信号処理回路と、前記センサ装置に対するアドレス信号及び制御信号を生成するために前記センサ装置によって使用されるコマンドを与える外部計算手段に結合されたインターフェース回路であって、前記タイミングコントロールロジックと前記ピクセルタイミング回路と前記列アドレシング回路と前記行アドレシング回路とに動作可能に結合されているインターフェース回路と、を備えることを特徴とするイメージセンサ装置。
IPC (2件)：
FI (2件)：
H01L 27/14 A
, H04N 5/335 E
