特許

J-GLOBAL ID：200903073500863040

アドレス比較回路及びそのアドレス比較回路を用いる回路装置

発明者： 中瀬 康一郎 ,  中川 敦
出願人/特許権者： 日本電気株式会社
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平11-304797
公開番号（公開出願番号）：特開2001-126485
出願日： 1999年10月27日
公開日（公表日）： 2001年05月11日
要約：

【要約】【課題】 ライトサイクルでの比較信号出力の切替わりを抑え、不要な比較信号線の充放電電流を削減可能なアドレス比較回路を提供する。【解決手段】 マスタラッチ回路12とスレーブラッチ回路21とがライト専用レジスタで、マスタラッチ回路12とスレーブラッチ回路21,22とはライトサイクルで発生するWCLKで制御される。スレーブラッチ回路22はリードサイクルで発生するRCLKで制御される。スレーブラッチ回路23はアドレス比較用に設置したラッチ回路である。マスタラッチ回路11とスレーブラッチ回路23とはライト、リード両サイクルともに発生するCLKで制御される。アドレス比較回路1はライトレジスタの接点W1とアドレス比較用に設置したスレーブラッチ回路23の接点N1とを比較接点として接続され、読出し制御信号REが入力される。

請求項（抜粋）：

ライトコマンドを入力した次のサイクルにデータを入力し、ライト前リードのデッドサイクルを少なくしたレイトライト方式の製品に使用するアドレス比較回路であって、ライトサイクルにおいて信号出力を抑止する抑止手段を有することを特徴とするアドレス比較回路。

FI (2件)：

G11C 11/34 303 ,  G11C 11/34 J

Fターム (6件)：

5B015HH03 ,  5B015JJ01 ,  5B015KB43 ,  5B015KB50 ,  5B015KB84 ,  5B015NN03

引用特許：

審査官引用 (2件)

• デコード信号比較回路
  公報種別：公開公報   出願番号：特願平9-212028   出願人：株式会社東芝
• 同期型半導体記憶装置
  公報種別：公開公報   出願番号：特願平11-293734   出願人：三菱電機株式会社