デコード信号比較回路

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-212028
公開番号（公開出願番号）：特開平11-053887
出願日： 1997年08月06日
公開日（公表日）： 1999年02月26日
要約：

【要約】【課題】アドレス信号がデコードされた2組の信号を比較するための比較回路を、簡単な構成で実現し、比較動作時間、消費電力、パターン面積の増大を抑制する。【解決手段】アドレス信号のうちの2ビット以上の信号を単位として分けられた各グループ毎にデコードする複数のデコーダ11iと、各デコーダのデコード出力を一時的に格納する複数の第1のレジスタ12iと、各第1のレジスタから出力された信号を一時的に格納する複数の第2のレジスタ13iと、第1および第2のレジスタの一対からの2ビットの信号を、一方のレジスタからのビットにより活性化制御されて比較する複数のビット比較回路14iと、各デコーダ毎に複数のビット比較回路の各出力の論理和をとるワイヤードオア接続ノードaと、各ワイヤードオア接続ノードの出力の一致を検出するグローバル比較回路16とを具備する。

請求項（抜粋）：

アドレス信号のうちの2ビット以上の信号を単位として分けられた各グループ毎に設けられ、それぞれ対応するグループの信号をデコードする複数のデコーダと、前記各デコーダの出力に対応して設けられ、それぞれ対応する前記デコーダの出力を一時的に格納する複数の第1のレジスタと、前記各第1のレジスタに対応して設けられ、それぞれ対応する第1のレジスタから出力された信号を一時的に格納する複数の第2のレジスタと、前記第1のレジスタおよび第2のレジスタの各一対に対応して設けられ、それぞれ対応する一対のレジスタから出力された2ビットの信号が入力し、この2ビットの信号入力のうちの前記一対のレジスタのうちの一方のレジスタから出力されたビットにより活性化制御されてそれぞれ2ビットの信号入力を比較する複数のビット比較回路と、前記各デコーダ毎に設けられ、それぞれ対応する複数のビット比較回路の各出力信号の論理和をとるワイヤードオア接続ノードと、前記各ワイヤードオア接続ノードの信号の一致/不一致を検出するグローバル比較回路とを具備することを特徴とするデコード信号比較回路。

引用特許：

審査官引用 (2件)

半導体記憶装置
公報種別：公開公報出願番号：特願平6-178464 出願人：株式会社東芝
冗長アドレス一致検出回路
公報種別：公開公報出願番号：特願平4-039194 出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社

前のページに戻る