特許
J-GLOBAL ID：200903073530311883

絶縁ゲート型半導体装置

発明者：
白井 浩司

白井 浩司 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平11-306053
公開番号（公開出願番号）：特開2001-127287
出願日： 1999年10月27日
公開日（公表日）： 2001年05月11日
要約：
【要約】【課題】 サージによる降伏電流がゲート電極直下を流れないようにしてサージ耐量を改善した絶縁ゲート型半導体装置を提供する。【解決手段】 SOI基板1のn-型シリコン層1cが素子分離領域2により区画されて高抵抗ドレイン層3が形成される。このドレイン層3の表面にp型ベース層4が形成され、このベース層4内にn+型ソース層5が形成される。ドレイン層3のベース層4から離れた位置にn+型ドレイン・コンタクト層6が形成される。ベース層4の素子分離領域2に近い方の周縁表面をチャネル領域7として、ここにゲート絶縁膜8を介してゲート電極9が形成される。ソース電極11は、ゲート電極9とドレイン・コンタクト層6との間でソース層5とベース層4に同時にコンタクトするように形成される。
請求項（抜粋）：
半導体基板と、この半導体基板に素子分離領域により区画された第1導電型のドレイン層と、このドレイン層の表面に形成された第2導電型のベース層と、前記ドレイン層の表面に前記ベース層から離れて形成された第1導電型のドレイン・コンタクト層と、前記ベース層の表面に選択的に形成された第1導電型のソース層と、前記ベース層の前記素子分離領域に近い側の周縁表面をチャネル領域として、このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ソース層とベース層にコンタクトするソース電極と、を有することを特徴とする絶縁ゲート型半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 29/786
FI (2件)：
H01L 29/78 301 D ,  H01L 29/78 616 S
Fターム (12件)：
5F040DA24 ,  5F040DC01 ,  5F040EB01 ,  5F040EB12 ,  5F040EB14 ,  5F040EE01 ,  5F040EF18 ,  5F110AA22 ,  5F110DD05 ,  5F110DD13 ,  5F110GG02 ,  5F110GG12
引用特許：
審査官引用 (3件)
  • 特開平2-151070
  • 高耐圧半導体素子
    公報種別：公開公報   出願番号：特願平4-040682   出願人：株式会社東芝
  • 半導体装置
    公報種別：公開公報   出願番号：特願平10-043447   出願人：株式会社デンソー

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