特許
J-GLOBAL ID：200903073556875254

半導体装置およびその製造方法

発明者：
山本 一弘

山本 一弘 について


出願人/特許権者：
住友金属工業株式会社

住友金属工業株式会社 について


代理人 (1件)： 宮本 治彦
公報種別：公開公報
出願番号（国際出願番号）：特願平11-329233
公開番号（公開出願番号）：特開2001-148481
出願日： 1999年11月19日
公開日（公表日）： 2001年05月29日
要約：
【要約】【課題】寄生トランジスタによるハンプ電流の発生を、新たな工程を追加することなく抑制する。【解決手段】単結晶シリコン層(SOI層)16上のパターニングされたSiN14をマスクにして、wet酸化でLOCOS酸化を行い、LOCOS素子分離領域15を形成する。wet酸化終了後、酸素雰囲気で800°Cまで降温し、その後ウェーハを酸化炉から取り出す。これにより、酸化膜とシリコン界面を低温で酸化することとなり、固定電荷20が増加することになり、MOSFETのId-Vg特性でハンプが抑制される。
請求項（抜粋）：
半導体層を備える基板の前記半導体層上に選択的に耐酸化膜を設けた状態で、前記半導体層を炉内で選択的に酸化して素子分離領域を形成する工程と、その後、前記炉内において、酸化雰囲気中で前記基板温度を降温する工程と、その後、前記基板を前記炉から取り出す工程と、前記素子分離領域に囲まれた領域である素子形成領域に、前記素子形成領域から前記素子分離領域上に延在するゲート電極を備える電界効果トランジスタを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 29/786 ,  H01L 21/762 ,  H01L 21/316
FI (3件)：
H01L 29/78 621 ,  H01L 21/76 D ,  H01L 21/94 A
Fターム (27件)：
4M108AA20 ,  4M108AB04 ,  4M108AC13 ,  4M108AD13 ,  4M108BA10 ,  4M108BD03 ,  4M108BD13 ,  5F032AA01 ,  5F032AA09 ,  5F032AA13 ,  5F032CA17 ,  5F032DA43 ,  5F032DA53 ,  5F032DA74 ,  5F110AA06 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG32 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110NN02
引用特許：
出願人引用 (1件)
  • 半導体集積回路装置
    公報種別：公開公報   出願番号：特願平3-294488   出願人：富士電機株式会社
審査官引用 (1件)
  • 半導体集積回路装置
    公報種別：公開公報   出願番号：特願平3-294488   出願人：富士電機株式会社

前のページに戻る

TOP

BOTTOM