特許

J-GLOBAL ID：200903073707927014

キャッシュ・メモリ制御装置

発明者： 吉田 啓和
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 佐藤 勝春
公報種別：公開公報
出願番号（国際出願番号）：特願平11-219265
公開番号（公開出願番号）：特開2001-043204
出願日： 1999年08月02日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】 マルチ・プロセッサ・システムにおけるキャッシュのコヒーレンシを保証するための、各プロセッサのバス・スヌーピング・オペレーションによる負荷を軽減する。【解決手段】 キャッシュ120,220のコヒーレンシを保証する機能を、システム・バス-I/Oバス・ブリッジ300に付加する。ブリッジ300はアクセスされようとしているアドレスのデータに対してキャッシュ一致化処理が必要であるか否かを単独で判定し、キャッシュ一致化処理が必要な場合のみ該当するプロセッサに対して指示をする。また、各プロセッサ100,200の内部のキャッシュ・メモリ120,220に共有メモリ400上のどのアドレスのデータがどのような状態で保持されているかを示すアドレスおよびタグ情報を、プロセッサ・キャッシュ・タグ・テーブル350,351にキャッシュ容量分だけキャッシュ・ライン単位で保持する。

請求項（抜粋）：

共有メモリを備えたマルチプロセッサシステムを構成する各プロセッサおよび前記共有メモリにアクセス可能なデバイスが、特定のメモリアドレスに対応する最新のデータにアクセスできるための保証を前記プロセッサ外でバス・スヌープ方式により、かつ、単一の装置として行うことを特徴とするキャッシュ・メモリ制御装置。

IPC (3件)：

G06F 15/177 682 ,  G06F 12/08 ,  G06F 12/08 310

FI (4件)：

G06F 15/177 682 J ,  G06F 12/08 E ,  G06F 12/08 310 B ,  G06F 12/08 310 C

Fターム (8件)：

5B005JJ11 ,  5B005KK13 ,  5B005MM01 ,  5B005NN31 ,  5B005PP11 ,  5B045BB42 ,  5B045BB54 ,  5B045DD13

引用特許：

審査官引用 (4件)

• マルチプロセッサシステム
  公報種別：公開公報   出願番号：特願平6-148399   出願人：株式会社東芝
• 特開平3-168850
  
• コンピュータ・システム
  公報種別：公開公報   出願番号：特願平4-175398   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
• 特開平3-168850