特許
J-GLOBAL ID：200903073774348150
強誘電体メモリキャパシタの形成方法
発明者：
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出願人/特許権者：
代理人 (4件)：
浅村 皓
, 浅村 肇
, 安藤 克則
, 小池 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2004-061618
公開番号（公開出願番号）：特開2004-274056
出願日： 2004年03月05日
公開日（公表日）： 2004年09月30日
要約：
【課題】強誘電体キャパシタを形成するための改善された方法を提供すること。【解決手段】誘電層(70)上にバリア層、第1の金属層、強誘電層、第2の金属層、及びハードマスク層を形成することによって強誘電体メモリキャパシタを形成する。パターンが形成されたハードマスク層(255)により、各層をエッチングしてエッチングされたバリア層(205)、エッチングされた第1の金属層(215)、エッチングされた強誘電層(225)、及びエッチングされた第2の金属層(235、245)を形成する。エッチングされた層は、側壁が誘電層(70)上面の平面と78°から88°の間の角度を形成する強誘電体メモリキャパシタ(270)を形成する。層のエッチングに用いられる工程は、200°Cと500°Cの間の温度で実施されるプラズマ工程である。【選択図】図2c
請求項（抜粋）：
強誘電体キャパシタを形成する方法であって、
半導体上に誘電層を提供するステップと、
前記誘電層上にバリア層を形成するステップと、
前記バリア層上に第1の金属層を形成するステップと、
前記第1の金属層上に強誘電層を形成するステップと、
前記強誘電層上に第2の金属層を形成するステップと、
前記第2の金属層上にハードマスク層を形成するステップと、
200°Cから500°Cの間の温度で実施されるプラズマ工程を用いて、前記第2の金属層、前記強誘電層、及び前記第1の金属層をエッチングするステップと
を含む方法。
IPC (2件)：
FI (2件)：
H01L27/10 444B
, H01L21/302 105A
5F004AA06
, 5F004AA14
, 5F004CA04
, 5F004DA00
, 5F004DA04
, 5F004DA11
, 5F004DA13
, 5F004DA25
, 5F004DA26
, 5F004DB08
, 5F004EA03
, 5F004EA28
, 5F083FR02
, 5F083JA14
, 5F083JA15
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA43
, 5F083JA56
, 5F083MA06
, 5F083MA17
, 5F083PR03
