特許

J-GLOBAL ID：200903073902280394

高電圧TFTデバイスを使用するNVRAM

発明者： テレンス・ビー・フック ,  ジェームズ・エス・ナコス ,  リチャード・キュー・ウィリアムズ
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-077734
公開番号（公開出願番号）：特開平11-340442
出願日： 1999年03月23日
公開日（公表日）： 1999年12月10日
要約：

【要約】 (修正有)【課題】 NVRAMセル、低電圧CMOS回路、高電圧TFT駆動回路を空間効率及びプロセス効率よく集積できる集積回路構造を提供する。【解決手段】 高電圧切替えにTFTを使用し、基板や半導体層の表面に形成された要素間または要素上に延びる分離構造上にTFTを形成し、基板からTFTを分離することにより、製造工程の複雑さや制約を制限し、集積密度を増大しながら書込みや消去動作のために論理基準電圧より高電圧を要する不揮発性半導体メモリと、集積されたFETの絶縁破壊及びラッチアップが回避される。従ってTFTの形状寸法やドーピング準位は、不揮発性メモリセルとそれより低い論理電圧で動く他のFETの形状寸法やドープ準位とは無関係になる。特に不純物ウェルを形成可能な半導体層厚は、不揮発性メモリの書込み消去動作を制御するための使用FETの耐破壊電圧ではなく、論理電圧で作動するFETの動作を最適化するよう決定できる。

請求項（抜粋）：

基板または半導体層の表面に形成された不揮発性半導体メモリ・セルと、前記基板または半導体層の表面に形成された分離構造と、前記分離構造の表面上に形成されて前記不揮発性半導体メモリ・セルの制御ゲートに接続された相補対の薄膜トランジスタとを含む半導体集積回路。

IPC (7件)：

H01L 27/115 ,  H01L 21/762 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 29/786

FI (5件)：

H01L 27/10 434 ,  H01L 27/10 481 ,  H01L 21/76 D ,  H01L 29/78 371 ,  H01L 29/78 613 B

引用特許：

審査官引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平7-012397   出願人：フィリップスエレクトロニクスネムローゼフェンノートシャップ
• 特開昭62-213272