特許

J-GLOBAL ID：200903074077665942

半導体装置およびそのテスト方法

発明者： 大塚 重和
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-158749
公開番号（公開出願番号）：特開2000-346905
出願日： 1999年06月04日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】 半導体装置のマクロ間の接続確認テストのための回路をより少ない端子数、より少ない配置面積で実現する。【解決手段】 マクロ1の出力端子16とマクロ2の入力端子25との間の接続確認テストのために、テストデータを保持するレジスタ12を設け、テスト動作時にはレジスタ12の値をそのまま出力する手段を設ける。また、入力端子25への入力値をモニタリングできるようにバッファ27とモニタリング出力信号線28を設ける。共通バス3からレジスタ12にテストデータをセットし、そのテストデータ値と、モニタリング出力信号線28から取得する出力値を比較することにより、正しく接続されているかどうかのテストを行う。

請求項（抜粋）：

1チップ内に、共通バスと、前記共通バスに接続された複数のマクロとを有し、前記複数のマクロは、少なくとも第1のマクロと第2のマクロとを含んでおり、前記第1のマクロの出力端が配線を介して前記第2のマクロの入力端と接続されており、前記第1のマクロは、前記出力端へ供給する信号として通常の処理結果の信号と前記共通バスから供給されるテスト信号とのいずれかを選択して出力する第1の手段を有し、前記第2のマクロは、前記入力端へ入力される信号を前記共通バスへ出力する第2の手段を有することを特徴とする半導体装置。

Fターム (10件)：

2G032AA01 ,  2G032AA03 ,  2G032AA04 ,  2G032AC10 ,  2G032AD08 ,  2G032AE11 ,  2G032AE12 ,  2G032AK14 ,  2G032AK15 ,  2G032AL04

引用特許：

審査官引用 (1件)

• 論理集積回路
  公報種別：公開公報   出願番号：特願平4-254853   出願人：株式会社日立製作所