半導体回路、半導体集積回路装置、半導体装置のマクロを記憶した記憶装置及びマクロを記憶した記憶媒体

発明者：
出願人/特許権者：
代理人 (1件)：机昌彦 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-279244
公開番号（公開出願番号）：特開2003-086699
出願日： 2001年09月14日
公開日（公表日）： 2003年03月20日
要約：

【要約】【課題】面積効率に優れ、工程増を生じないデカップリング容量を提供することにある。【解決手段】第1のn型MOSトランジスタ11のソース電極が接地線に、第1のp型MOSトランジスタ12のソース電極が電源線に、第1のn型MOSトランジスタ11のドレイン電極が第1のp型MOSトランジスタ12のゲート電極に、第1のp型MOSトランジスタ12のドレイン電極が第1のn型MOSトランジスタ11のゲート電極にそれぞれ接続されることを特徴とする半導体回路。両方のトランジスタがそれぞれゲート容量と静電気放電対策用抵抗の両方の役割を果たしており、新たに静電気放電対策用抵抗を形成するための面積が不要であるため、面積効率に優れている。

請求項（抜粋）：

ソース電極が高電位線に接続され、ドレイン電極がn型MOSトランジスタのゲートに接続され、ゲート電極が前記n型MOSトランジスタのドレイン電極に接続されたp型のMOSトランジスタと、ソース電極が低電位線に接続された前記n型のMOSトランジスタを有することを特徴とする半導体回路。

IPC (5件)：

H01L 21/822 , H01L 21/8238 , H01L 27/04 , H01L 27/092 , H03K 19/00

FI (3件)：

H03K 19/00 C , H01L 27/04 H , H01L 27/08 321 L

Fターム (20件)：

5F038BH02 , 5F038BH03 , 5F038BH07 , 5F038BH13 , 5F038EZ20 , 5F048AA01 , 5F048AA02 , 5F048AA09 , 5F048AB04 , 5F048AC03 , 5F048AC10 , 5F048BD10 , 5F048CC01 , 5F048CC09 , 5F048CC17 , 5J056AA00 , 5J056BB51 , 5J056BB59 , 5J056DD13 , 5J056DD52

引用特許：

審査官引用 (5件)

特開平2-058275
特開平2-058275
特開平2-058275

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