特許

J-GLOBAL ID：200903074231976085

PLL回路

発明者： 鷲見 育亮
出願人/特許権者： 三洋電機株式会社 ,  鳥取三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2000-076250
公開番号（公開出願番号）：特開2001-267918
出願日： 2000年03月17日
公開日（公表日）： 2001年09月28日
要約：

【要約】【課題】 ロックアップ時間が短い、電力消費量が少ない、コストが安い、LSI化し易いPLL回路を提供する。【解決手段】 位相が異なる複数の基準信号を発生する発生手段2と、電圧制御発振器VCOの出力信号を分周し、各帰還信号を出力する可変分周器13と、各帰還信号と各基準信号を各々位相比較し、n個(nは2以上の整数)の位相比較信号を出力する位相比較器PC1,PC2を備え、可変分周器13に対し、nを演算した分周データを与える。

請求項（抜粋）：

位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周し、各帰還信号を出力する可変分周器と、前記各帰還信号と前記各基準信号を各々位相比較し、n個(nは2以上の整数)の位相比較信号を出力する位相比較器を備え、前記可変分周器に対し、前記nを演算した分周データを与える事を特徴とするPLL回路。

IPC (4件)：

H03L 7/183 ,  H03K 5/00 ,  H03L 7/087 ,  H03L 7/10

FI (4件)：

H03L 7/18 B ,  H03K 5/00 S ,  H03L 7/08 P ,  H03L 7/10 A

Fターム (19件)：

5J106AA04 ,  5J106CC01 ,  5J106CC15 ,  5J106CC24 ,  5J106CC30 ,  5J106CC41 ,  5J106CC52 ,  5J106DD20 ,  5J106DD32 ,  5J106DD43 ,  5J106DD48 ,  5J106KK03 ,  5J106KK36 ,  5J106KK37 ,  5J106KK40 ,  5J106PP03 ,  5J106QQ09 ,  5J106RR10 ,  5J106RR12

引用特許：

審査官引用 (2件)

• PLL周波数シンセサイザ
  公報種別：公開公報   出願番号：特願平7-214089   出願人：日本電気株式会社
• 特公昭49-022227