特許

J-GLOBAL ID：200903074235574941

信号処理用集積回路

発明者： ジェイ エイチ フィッシャー
出願人/特許権者： アメリカン テレフォン アンド テレグラフ カムパニー
代理人 (1件)： 三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平5-253680
公開番号（公開出願番号）：特開平6-216750
出願日： 1993年09月17日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】 バッファの遅延を所定の時間範囲内に収まるように補償する集積回路を提供する。【構成】 本発明の集積回路は、第1の回路を第2の回路と共に直列に包含する信号路を有する集積回路からなる。第1の回路は、回路条件および処理速度が高い回路速度を生じる場合に、低下する伝搬遅延を導入し、一方、第2の回路は同じ条件で増加する伝搬遅延を導入する。これにより、総伝搬遅延は、回路条件および処理速度変動があっても、所定の範囲内に維持される。電流源は第2の回路の伝搬遅延の持続期間をコントロールするバイアス電流を発生する。電流源はカレントミラーである。

請求項（抜粋）：

信号に対して第1の時間遅延を導入する第1の回路(32)と、該第1の時間遅延の持続期間は、回路条件および処理速度が速くなるにつれて低下し、スイッチングデバイスを含む第2の回路(50)と、該第2の回路は、遅延信号を生じる信号に対して第2の時間遅延を導入し、該第2の回路は、前記第1の回路と直列に配列され、前記第2の時間遅延の持続期間はコントロール信号により決定され、該第2の時間遅延は回路条件および処理速度が速くなるにつれて増大し、スイッチングデバイスの回路条件および処理速度を検出し、かつ、前記第2の時間遅延の持続期間を統制するために前記コントロール信号を発生する第3の回路(62,62’)と、からなり、第1および第2の時間遅延の合計に由来する総時間遅延は、所定の範囲内に維持され、そして、回路条件および処理速度に影響を及ぼすdcパラメータを検出することにより、帰還無しに発生される;からなる信号処理用集積回路。

IPC (4件)：

H03K 19/0175 ,  H03K 5/13 ,  H03K 17/04 ,  H03K 17/687

FI (2件)：

H03K 19/00 101 N ,  H03K 17/687 F

引用特許：

審査官引用 (3件)

• 特開平3-150922
  
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平4-306870   出願人：株式会社東芝
• 特開平2-151117