特許

J-GLOBAL ID：200903074279917072

論理集積回路およびそれを用いた半導体装置

発明者： 武藤 隆 ,  高橋 敏郎 ,  池谷 豊人 ,  佐藤 康夫
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-079556
公開番号（公開出願番号）：特開2000-275304
出願日： 1999年03月24日
公開日（公表日）： 2000年10月06日
要約：

【要約】【課題】 ディレイのオーバーヘッド、面積のオーバーヘッドを小さくすることができる論理集積回路およびそれを用いた半導体装置を提供する。【解決手段】 各ブロック毎に自動診断の枠組みを利用した階層化BIST方式によるテストが可能なシステムLSIであって、分割された各IP1,IP2には内部論理回路11の他に、テストの制御を司る制御部12、テストパターン発生器13、テスト出力圧縮器14、複数のスキャン用のフリップフロップ回路15などが設けられ、IP1,IP2間にブロック間バッファ21が挿入され、このブロック間バッファ21は、テスト時に2系統のIP1,IP2を独立してスキャンする機能と、通常時にIP1,IP2間を素通りする機能とを有し、前段のIP1に対応するフリップフロップ回路15aからの出力が後段のIP2に対応するフリップフロップ回路15bの入力となるように接続されている。

請求項（抜粋）：

分割された複数のブロックからなり、各ブロック毎に自動診断の枠組みを利用したBIST方式によるテストが可能な論理集積回路であって、2系統の前記ブロックを独立してスキャンする機能と、前記ブロック間を素通りする機能とを有するブロック間バッファを備えてなることを特徴とする論理集積回路。

IPC (5件)：

G01R 31/28 ,  G06F 11/22 360 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 19/00

FI (5件)：

G01R 31/28 G ,  G06F 11/22 360 P ,  H03K 19/00 B ,  H01L 27/04 U ,  H01L 27/04 T

Fターム (31件)：

2G032AA01 ,  2G032AA04 ,  2G032AC10 ,  2G032AK12 ,  2G032AK16 ,  2G032AK19 ,  5B048AA20 ,  5B048CC11 ,  5B048CC18 ,  5B048DD10 ,  5F038CD08 ,  5F038CD09 ,  5F038DF14 ,  5F038DF16 ,  5F038DT02 ,  5F038DT04 ,  5F038DT06 ,  5F038DT07 ,  5F038DT08 ,  5F038DT18 ,  5F038EZ20 ,  5J056AA00 ,  5J056BB51 ,  5J056BB60 ,  5J056CC00 ,  5J056CC14 ,  5J056DD00 ,  5J056FF07 ,  5J056HH04 ,  9A001BB05 ,  9A001LZ05