特許

J-GLOBAL ID：200903074456408434

スタティック・ランダム・アクセス・メモリ

発明者： ローレンス・ノーマン・ハール ,  ジョン・デイヴィッド・ポーター ,  メアリー・アン・クーンズ
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-228995
公開番号（公開出願番号）：特開平7-085698
出願日： 1994年08月31日
公開日（公表日）： 1995年03月31日
要約：

【要約】【目的】 ワード・ライン電圧制御回路42と、アレイ電源電圧制御回路46とを含む、スタティックRAMをテストする方法および装置を提供する。【構成】 テスタからの第1制御信号を受けることに応答して、ワード・ライン電圧制御回路42は、メモリ・アレイ31の各ワード・ラインにワード・ライン電圧を与えるために用いられる。アレイ電源電圧制御回路46は、テスタから第2制御信号を受けることに応答して電源電圧をアレイ31に与える。メモリ30のテスト中に、アレイ電源電圧およびワード・ライン電圧は、ソフト欠陥によって不良なメモリ・セルを素早く検出するために、メモリの電源電圧VDDから独立して供給される。

請求項（抜粋）：

スタティック・ランダム・アクセス・メモリ・セル(20)のアレイ(31)を有するメモリ(30)において、各メモリ・セル(20)はビット・ライン対およびワード・ラインに結合され、ワード・ラインは、結合されたメモリ・セル(20)をアクセスするためワード・ライン電圧を導通し、各メモリ・セル(20)は電源電圧端子に結合されたメモリ(30)において、欠陥メモリ・セルについてアレイをテストする方法であって:第1電源電圧を前記電源電圧端子に供給する段階;第1論理状態を有するデータ・ビットをメモリ・セル(20)に書き込む段階;前記第1電源電圧よりも低い電位を有する第2電源電圧を前記電源電圧端子に供給する段階;前記メモリ・アレイ(31)に前記第2電源電圧が供給されている間に、第2論理状態を有するデータ・ビットを前記メモリ・セル(20)に書き込む段階;前記第1電源電圧の電位よりも低い電位を有するワード・ライン電圧を前記ワード・ラインに供給する段階;および前記データ・ビットの論理状態が前記第2論理状態とは異なる論理状態に変化したかどうかを検出する段階;によって構成されることを特徴とする方法。

IPC (3件)：

G11C 29/00 303 ,  G01R 31/26 ,  G01R 31/28

引用特許：

審査官引用 (5件)

• 特開平3-046193
  
• 特開昭62-262299
  
• SRAMのポーズ試験方法
  公報種別：公開公報   出願番号：特願平4-058707   出願人：富士通株式会社
• 特開平3-046193
  
• 特開昭62-262299