マトリックス-メモリ

発明者： , , ,
出願人/特許権者：
代理人 (1件)：富村潔
公報種別：公開公報
出願番号（国際出願番号）：特願平9-010091
公開番号（公開出願番号）：特開平9-198889
出願日： 1997年01月06日
公開日（公表日）： 1997年07月31日
要約：

【要約】【課題】読出される信号の低レベルが比較的高く、読出し時間が信号の大きさと共に双曲線関数的に長くなり、また時間制御が臨界的であるという従来のマトリックス-メモリの欠点を回避する。【解決手段】マトリックス-メモリが、ワード線WLおよびビット線BLを介してアドレス指定され得るメモリトランジスタ1の行ごとおよび列ごとの配置を有し、また制御線STを介して駆動可能であり、また読出すべきメモリセルが位置している列を例外としてそれぞれ行領域のすべての列、すなわちビット線を短絡し得る制御トランジスタ2を有する。

請求項（抜粋）：

論理和セグメント(4)に分割されているマトリックス-メモリであって、これらのセグメントがそれぞれ、メモリトランジスタ(1)としてのトランジスタが行および列ごとに配置されているマトリックス-メモリを形成しており、メモリトランジスタ(1)のソースおよびドレイン端子またはエミッタおよびコレクタ端子がそれぞれビット線(BL)と、またそれらのゲート端子またはベース端子がそれぞれワード線(WL)と接続されており、制御トランジスタ(2)としてのトランジスタが存在しており、これらのソースおよびドレイン端子またはエミッタおよびコレクタ端子がそれぞれこれらのビット線(BL)の1つと、またこれらのゲート端子またはベース端子がそれぞれ制御線(ST)と接続されており、またこれらの制御トランジスタ(2)の配置が、ビット線の対の両方のビット線に接続されているメモリトランジスタが存在しているビット線(BL)の各対に対して、この制御線(ST)に与えられている電位の設定が、これらの制御トランジスタのこのような部分が導通状態になるように、制御トランジスタによりこの対のビット線の間の電気的に伝導性の接続が生じさせられないように、またこの別の対の両方のビット線に接続されているメモリトランジスタが存在しているビット線の各々の別の対に少なくとも1つの制御トランジスタによりこの別の対のビット線の間の電気的に伝導性の接続が生じさせられるように行われており、またその際に、同一のセグメントの他のビット線と共にのみ、この対の両方のビット線に接続されているメモリトランジスタ(1)が存在しているビット線の対を形成するこのようなセグメント(4)の各々の特別なビット線(BI)に、外部ビット線(BE)、選択トランジスタ(3)としてのトランジスタおよび制御線(ST0、ST1)が存在しており、この選択トランジスタ(3)のソース端子およびドレイン端子またはエミッタ端子およびコレクタ端子がそれぞれこの特別なビット線(BI)またはこの外部ビット線(BE)と接続されており、またこの選択トランジスタのゲート端子およびベース端子がこの制御線(ST0、ST1)と接続されていることを特徴とするマトリックス-メモリ。

引用特許：

審査官引用 (8件)

特開昭56-034192
特開昭57-050390
特開昭57-019680

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