特許
J-GLOBAL ID：200903074632465423
ディジタルPLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-009827
公開番号（公開出願番号）：特開平9-199999
出願日： 1996年01月24日
公開日（公表日）： 1997年07月31日
要約：
【要約】【目的】 負荷容量回路の占める面積が少なくなるようにしたディジタルPLL回路を提供する。また、遅延回路に多数の負荷容量回路を備えても高速で動作するディジタルPLL回路を提供する。【構成】 ディジタルPLL回路の可変遅延回路のインバータに接続される負荷容量回路のキャパシタをスイッチ機能を備えるMOSキャパシタによって構成する。また、負荷容量回路をインバータの出力端に縦列に接続するようにし、常にインバータに接続される容量成分を低く抑えるので、PLL回路の基本発振周波数を高く設計することが可能である。【効果】 負荷容量回路のキャパシタが従来の略半分以下のパターン面積となり、可変遅延回路の消費面積を減少できる。
請求項（抜粋）：
出力信号を複数の単位遅延回路を通過させて出力信号の位相を遅延させる可変遅延回路を含む発振器と、前記単位遅延回路の出力端に接続される可変負荷容量回路と、前記出力信号と基準クロック信号との位相差を出力する位相比較器と、前記位相差に応じて前記出力信号が通過する前記単位遅延回路の数及び前記可変負荷容量回路の容量を制御する遅延制御回路と、を備え、前記可変負荷容量回路は、前記遅延制御回路によって導通制御されるMOSトランジスタキャパシタによって構成される、ことを特徴とするディジタルPLL回路。
IPC (6件)：
H03K 3/03
, H03K 3/354
, H03K 5/14
, H03K 17/687
, H03L 7/06
, H03L 7/099
H03K 3/03
, H03K 3/354 B
, H03K 5/14
, H03K 17/687 G
, H03L 7/06 B
, H03L 7/08 F
