特許

J-GLOBAL ID：200903074696600200

半導体装置の製造方法および半導体装置

発明者： 林 哲也 ,  星 正勝 ,  田中 秀明 ,  下井田 良雄
出願人/特許権者： 日産自動車株式会社
代理人 (2件)： 和泉 良彦 ,  小林 茂
公報種別：公開公報
出願番号（国際出願番号）：特願2004-281158
公開番号（公開出願番号）：特開2006-100329
出願日： 2004年09月28日
公開日（公表日）： 2006年04月13日
要約：

【課題】従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減することが可能な高耐圧電界効果トランジスタを容易に製造する。【解決手段】基板1とドレイン領域2からなる半導体基体の一主面側に第二のヘテロ半導体領域形成用半導体層400を積層する工程と、所定の開口14を有するマスク層9をマスクとして用いて、第二のヘテロ半導体領域形成用半導体層400を選択的にエッチングして第二のヘテロ半導体領域4を形成する工程と、マスク層9を有した状態で、第一のヘテロ半導体領域形成用半導体層300を積層する工程と、第一のヘテロ半導体領域形成用半導体層300を選択的にエッチングして第一のヘテロ半導体領域3を形成する工程と、第一のヘテロ半導体領域3並びに半導体基体に接するようにゲート絶縁膜5を形成する工程を有する。【選択図】 図1

請求項（抜粋）：

第一導電型の半導体基体と、 前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域並びに第二のヘテロ半導体領域と、 前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、 前記第一のヘテロ半導体領域と接続されたソース電極と、 前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、 前記半導体基体の一主面側に第二のヘテロ半導体領域形成用半導体層を積層する第一の工程と、 所定の開口を有するマスク層をマスクとして用いて、前記第二のヘテロ半導体領域形成用半導体層を選択的にエッチングして前記第二のヘテロ半導体領域を形成する第二の工程と、 前記マスク層を有した状態で、第一のヘテロ半導体領域形成用半導体層を積層する第三の工程と、 前記第一のヘテロ半導体領域形成用半導体層を選択的にエッチングして前記第一のヘテロ半導体領域を形成する第四の工程と、 前記第一のヘテロ半導体領域並びに前記半導体基体に接するように前記ゲート絶縁膜を形成する第五の工程を少なくとも含むことを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 29/78 ,  H01L 29/12 ,  H01L 21/28 ,  H01L 29/417 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 21/336

FI (10件)：

H01L29/78 652T ,  H01L29/78 652E ,  H01L29/78 652J ,  H01L29/78 653A ,  H01L21/28 301B ,  H01L29/50 M ,  H01L29/58 G ,  H01L29/78 658E ,  H01L29/78 658F ,  H01L29/78 658G

Fターム (14件)：

4M104AA01 ,  4M104AA03 ,  4M104AA04 ,  4M104BB01 ,  4M104BB14 ,  4M104BB40 ,  4M104CC01 ,  4M104CC05 ,  4M104DD57 ,  4M104FF01 ,  4M104FF07 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14

引用特許：

出願人引用 (1件)

• 炭化珪素半導体装置
  公報種別：公開公報   出願番号：特願2002-125412   出願人：日産自動車株式会社