特許
J-GLOBAL ID：200903075033327337

半導体装置の製造方法

発明者：
江尻 洋一

江尻 洋一 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 角田 芳末 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-362966
公開番号（公開出願番号）：特開2003-163272
出願日： 2001年11月28日
公開日（公表日）： 2003年06月06日
要約：
【要約】【課題】 下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造方法であって、高精度に製造することができ、且つ製造工程の簡略化を図る。【解決手段】 基板1上に下部電極材料層3と誘電体膜4を順に積層し、下部電極材料層3の一部と誘電体膜4とによる積層膜で反射防止膜5を形成する工程と、積層膜上にフォトレジスト層10を形成する工程と、フォトレジスト層10を所定パターンに露光、現像してレジストマスク11を形成する工程と、レジストマスク11を介して誘電体膜4及び下部電極材料層3をパターニングして下部電極12を形成する工程と、誘電体膜4上に上部電極25を形成して容量素子29を形成する工程を有する。
請求項（抜粋）：
下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造方法であって、基板上に下部電極材料層と誘電体膜を順に積層し、前記下部電極材料層の一部と前記誘電体膜とによる積層膜で反射防止膜を形成する工程と、前記積層膜上にフォトレジスト層を形成する工程と、前記フォトレジスト層を所定パターンに露光、現像してレジストマスクを形成する工程と、前記レジストマスクを介して前記誘電体膜及び前記下部電極材料層をパターニングして下部電極を形成する工程と、前記誘電体膜上に上部電極を形成して前記容量素子を形成する工程を有することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/822 ,  H01L 21/027 ,  H01L 21/3213 ,  H01L 27/04
FI (3件)：
H01L 27/04 C ,  H01L 21/88 C ,  H01L 21/30 574
Fターム (54件)：
5F033HH07 ,  5F033HH09 ,  5F033HH18 ,  5F033HH32 ,  5F033HH33 ,  5F033HH35 ,  5F033JJ01 ,  5F033JJ07 ,  5F033JJ09 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK07 ,  5F033KK09 ,  5F033KK18 ,  5F033KK32 ,  5F033KK33 ,  5F033KK35 ,  5F033MM05 ,  5F033MM08 ,  5F033MM13 ,  5F033MM15 ,  5F033NN06 ,  5F033NN07 ,  5F033NN34 ,  5F033QQ01 ,  5F033QQ03 ,  5F033QQ04 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ19 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR03 ,  5F033RR04 ,  5F033SS00 ,  5F033SS08 ,  5F033SS15 ,  5F033VV10 ,  5F033WW00 ,  5F033XX03 ,  5F033XX10 ,  5F033XX23 ,  5F038AC02 ,  5F038AC05 ,  5F038AC15 ,  5F038AC18 ,  5F038CD18 ,  5F038EZ15 ,  5F038EZ20 ,  5F046PA19
引用特許：
審査官引用 (3件)
  • 特開平4-171975
  • 特開平3-157965
  • 相互接続配線システムおよび形成方法
    公報種別：公開公報   出願番号：特願平9-073163   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション

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